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81. 发明申请

WO2003023602A1 データ処理システムおよびその制御方法审中-公开
标题翻译：数据处理系统及其控制方法
公开(公告)号：WO2003023602A1
公开(公告)日：2003-03-20
申请号：PCT/JP2002/009108
申请日：2002-09-06
申请人：アイピーフレックス株式会社 , 志村大 , 池田顕士 , 佐藤友美
发明人：志村大 , 池田顕士 , 佐藤友美
IPC分类号： G06F7/00
CPC分类号： G06F15/7867 , G06F15/80
摘要： A data processing system including a plurality of processing units and first, second, and third data transfer means. The first data transfer means connects the plurality of processing units in a network form so as to perform a first data reception/transmission and connects two or more processing units among the plurality of processing units so as to constitute at least one reconfigurable data flow. The second data transfer means supplies control information for loading preset data as second data to the plurality of processing units in parallel. The third data transfer means supplies the preset data to each of the plurality of processing units. This preset data directly or indirectly modifies another processing unit connected via the first data transfer means and/or modifies the processing content of the processing unit, thereby setting a data flow of a different function.
摘要翻译：一种数据处理系统，包括多个处理单元和第一，第二和第三数据传送装置。第一数据传送装置以网络形式连接多个处理单元，以便执行第一数据接收/发送，并且连接多个处理单元中的两个或更多个处理单元，以便构成至少一个可重新配置的数据流。第二数据传送装置将用于将预置数据作为第二数据加载到多个处理单元的控制信息并行提供。第三数据传送装置将预设数据提供给多个处理单元中的每一个。该预置数据直接或间接地修改经由第一数据传送装置连接的另一个处理单元和/或修改处理单元的处理内容，从而设置不同功能的数据流。

82. 发明申请

WO0077652A3 SEQUENCE PARTITIONING IN CELL STRUCTURES 审中-公开
标题翻译： SEQUENCE PARTITIONING ON CELL结构
公开(公告)号：WO0077652A3
公开(公告)日：2002-04-25
申请号：PCT/DE0001869
申请日：2000-06-13
申请人： PACT INF TECH GMBH , VORBACH MARTIN , NUECKEL ARMIN
发明人： VORBACH MARTIN , NUECKEL ARMIN
IPC分类号： G06F11/00 , G06F9/45
CPC分类号： G06F15/80 , G06F8/433 , G06F8/45 , G06F15/7867
摘要： For programming of modules which can be reprogrammed during operation and for partitioning of code sequences, a control and/or data flow graph may be extracted from a program and separated into a plurality of subgraphs, which may be distributed among the modules. The separation of the flow graph may be such that connections between different ones of the subgraphs are minimized. During execution of the program, after a first module completes execution of a first part of one of the subgraphs, the first module may be reconfigured for execution of a first part of a second subgraph, while a second module executes a second part of the first subgraph.

83. 发明申请

WO00077652A2 SEQUENCE PARTITIONING IN CELL STRUCTURES 审中-公开
标题翻译： SEQUENCE PARTITIONING ON CELL结构
公开(公告)号：WO00077652A2
公开(公告)日：2000-12-21
申请号：PCT/DE2000/001869
申请日：2000-06-13
IPC分类号： G06F11/00 , G06F9/45 , G06F15/00
CPC分类号： G06F15/80 , G06F8/433 , G06F8/45 , G06F15/7867
摘要： The invention relates to cell structures which can be variably arranged in relation to each other. The invention notably specifies how and with which units a sequence is to be partitioned for this purpose and with such cell structures.
摘要翻译：本发明涉及电池结构，其中交替排列是可能的对方。据说是如何以及在这里什么单位和开发的顺序进行分区。

84. 发明申请

WO00043868A1 DATA PROCESSOR AND DEVICE FOR ARITHMETIC OPERATION 审中-公开
标题翻译：数据处理器和用于算术运算的设备
公开(公告)号：WO00043868A1
公开(公告)日：2000-07-27
申请号：PCT/JP1999/000181
申请日：1999-01-20
IPC分类号： G06F15/80 , H04N19/423 , H04N19/50 , H04N19/503 , H04N19/51 , G06F9/38 , H04N7/36
CPC分类号： G06F15/80 , H04N19/43
摘要： A data processing apparatus for effectively and quickly processing a large amount of data by processors, e.g., for detection of motion vectors in image processing. An SDMD circuit (4) controlled by a CPU (2) is connected with a WORKRAM (12) through a local bus (8) that is wider than the data bus (6) of the CPU (2). An address bus (10) is connected commonly with the SDMD circuit (4), the WORKRAM (12), and the CPU (2). The CPU (2) integrally controls the SDMD circuit (4) and the WORKRAM (12) to perform high-speed data processing.
摘要翻译：一种用于通过处理器有效且快速地处理大量数据的数据处理装置，例如用于在图像处理中检测运动矢量。由CPU（2）控制的SDMD电路（4）通过比CPU（2）的数据总线（6）宽的局部总线（8）与工作台（12）连接。地址总线（10）与SDMD电路（4），工作台（12）和CPU（2）共同连接。 CPU（2）整体地控制SDMD电路（4）和工作台（12），以执行高速数据处理。

85. 发明申请

WO1984001078A1 FOUR WAY SELECTOR SWITCH FOR A FIVE PORT MODULE AS A NODE IN AN ASYNCHRONOUS SPEED INDEPENDENT NETWORK OF CONCURRENT PROCESSORS 审中-公开
标题翻译：用于五路口模块的四路选择器开关，作为同步处理器的异步速度独立网络中的节点
公开(公告)号：WO1984001078A1
公开(公告)日：1984-03-15
申请号：PCT/US1983001325
申请日：1983-08-31
申请人： BURROUGHS CORPORATION
发明人： BURROUGHS CORPORATION , WILSON, Jesse, R. , LOGSDON, Gary, Lee
IPC分类号： H04Q03/00
CPC分类号： G06F13/4022 , G06F13/14 , G06F15/80
摘要： A four way selector switch (Fig. 4) for a five port module (Fig. 2A) as a node (21 of Fig. 2B) in an asynchronous speed independent network of concurrent processors (20 of Fig. 2B), each port of the module including an input selector switch (23, Fig. 2A) and an output selector switch (22, Fig. 2A) such that each selector switch has a plurality of output channels one for each of the output arbiter switches (except the arbiter switch associated with its own port). Each selector switch is adapted to select a particular output channel (arbiter switch) according to the initial bits received in the asynchronous speed independent message. In this manner, the module of the present invention can accommodate up to five simultaneous asynchronous message transmissions without nodal blocking although the average number of simultaneous messages that can be accommodated will be less. The respective arbiter (Fig. 5) and selector (Fig. 4) switches are provided with circuitry to respond to a clear signal that resets the corresponding arbiter and selector switches forming a particular transmission path should nodal blocking occur.

86. 发明申请

WO2018114957A1 PARALLEL PROCESSING ON DEMAND USING PARTIALLY DYNAMICALLY RECONFIGURABLE FPGA 审中-公开
公开(公告)号：WO2018114957A1
公开(公告)日：2018-06-28
申请号：PCT/EP2017083555
申请日：2017-12-19
申请人： CENTRE NAT RECH SCIENT , UNIV DE LILLE 1 SCIENCES ET TECHNOLOGIES
发明人： DEKEYSER JEAN-LUC
IPC分类号： G06F15/78 , G06F15/80
CPC分类号： G06F15/7867 , G06F15/80
摘要： Method for performing parallel processing within at least one FPGA chip which comprises one dynamically reconfigurable master unit and at least two dynamically reconfigurable slave units, each slave unit comprising a pool of interconnected slave elements (slave 0, slave 1, slave 2, slave 3), each slave element comprising a plurality of slave IP cores, one slave softcore processor integrating them and an instruction memory, said one master unit comprising one reconfiguration IP core (14), at least one master IP core, one master softcore processor (1) integrating said at least one master IP core and a memory (3) containing a master program for execution by said at least one master IP core, wherein at runtime of the master program, the reconfiguration IP core (14) executes at least one instruction causing the reconfiguration of the pool of slave elements (slave 0, slave 1, slave 2, slave 3) by dynamically varying their number and/or interconnections according to a given configuration defined in said master program and then by storing into each of the instruction memories (102, 202, 302, 402) of the slave elements(slave 0, slave 1, slave 2, slave 3) a corresponding slave program for parallel execution by the slave IP cores.

87. 发明申请

WO2018113763A1 基于轨道交通的计算机平台审中-公开
公开(公告)号：WO2018113763A1
公开(公告)日：2018-06-28
申请号：PCT/CN2017/117890
申请日：2017-12-22
申请人：比亚迪股份有限公司
发明人：薄云览 , 卓开阔 , 王发平
IPC分类号： G06F11/20
CPC分类号： G06F13/4068 , G06F15/80
摘要：一种基于轨道交通的计算机平台，包括：第一系统（10），第一系统（10）包括：第一电源板（101），第二电源板（102），主控板（103），通信板（104），输入板（105）和输出板（106），其中，第一电源板（102），分别与主控板（103）、通信板（104）、输入板（105）和输出板（106）相连，用于为主控板（103）、通信板（104）、输入板（105）和输出板（106）提供电源；第二电源板（102），分别与主控板（103）、输入板（105）和输出板（106）相连，用于为主控板（103）、输入板（105）和输出板（106）提供电源；主控板（103），通过高速总线与通信板（104）相连，通过工业总线分别与输入板（105）和输出板（106）相连。形成一套能够满足各类安全系统需求的安全计算机平台，提高系统的安全性、可靠性、实时性、配置的灵活性，以及可扩展性。

88. 发明申请

WO2017048661A1 BLOCK-BASED PROCESSOR CORE TOPOLOGY REGISTER 审中-公开
标题翻译：基于块的处理器核心拓扑寄存器
公开(公告)号：WO2017048661A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/051423
申请日：2016-09-13
申请人： MICROSOFT TECHNOLOGY LICENSING, LLC
发明人： BURGER, Douglas C. , SMITH, Aaron L.
IPC分类号： G06F15/78 , G06F9/38
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： Systems, apparatuses, and methods related to a block-based processor core topology register are disclosed. In one example of the disclosed technology, a processor can include a plurality of block-based processor cores for executing a program including a plurality of instruction blocks. A respective block-based processor core can include a sharable resource and a programmable composition topology register. The programmable composition topology register can be used to assign a group of the physical processor cores that share the sharable resource.
摘要翻译：公开了与基于块的处理器核心拓扑寄存器相关的系统，装置和方法。在所公开的技术的一个示例中，处理器可以包括多个基于块的处理器核，用于执行包括多个指令块的程序。相应的基于块的处理器核心可以包括可共享资源和可编程组合拓扑寄存器。可编程组合拓扑寄存器可用于分配一组共享可共享资源的物理处理器内核。

89. 发明申请

WO2017048647A1 IMPLICIT PROGRAM ORDER 审中-公开
标题翻译：暗示程序令
公开(公告)号：WO2017048647A1
公开(公告)日：2017-03-23
申请号：PCT/US2016/051408
申请日：2016-09-13
申请人： MICROSOFT TECHNOLOGY LICENSING, LLC
发明人： BURGER, Douglas C. , SMITH, Aaron L.
IPC分类号： G06F9/38 , G06F9/30
CPC分类号： G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： Apparatus and methods are disclosed for controlling execution of memory access instructions in a block-based processor architecture using a hardware structure that generates a relative ordering of memory access instruction in an instruction block. In one example of the disclosed technology, a method of executing an instruction block having a plurality of memory load and/or memory store instructions includes decoding an instruction block encoding a plurality of memory access instructions and generating data indicating a relative order for executing the memory access instructions in the instruction block and scheduling operation of a portion of the instruction block based at least in part on the relative order data. In some examples, a store vector data register can store the generated relative ordering data for use in subsequent instances of the instruction block.
摘要翻译：公开了用于在基于块的处理器架构中使用生成指令块中的存储器访问指令的相对排序的硬件结构来控制存储器访问指令的执行的装置和方法。在所公开的技术的一个示例中，执行具有多个存储器加载和/或存储器存储指令的指令块的方法包括对编码多个存储器访问指令的指令块进行解码，并产生指示执行存储器的相对次序的数据指令块中的访问指令和指令块的一部分的调度操作至少部分地基于相对顺序数据。在一些示例中，存储向量数据寄存器可以存储所生成的相关订购数据，以供在指令块的后续实例中使用。

90. 发明申请

WO2017010524A1 ＳＩＭＤ型並列演算装置、ＳＩＭＤ型並列演算半導体チップ、ＳＩＭＤ型並列演算方法、ＳＩＭＤ型並列演算装置や半導体チップを含んだ装置。审中-公开
标题翻译： SIMD并行计算装置，SIMD并行计算半导体芯片，SIMD并行计算方法，包括SIMD并行计算装置或半导体芯片的装置
公开(公告)号：WO2017010524A1
公开(公告)日：2017-01-19
申请号：PCT/JP2016/070723
申请日：2016-07-13
申请人：井上克己
发明人：井上　克己
IPC分类号： G06F15/80
CPC分类号： G06F15/80
摘要：ＧＰＵの各演算コアは独立して演算が出来るよう回路構成されている。そのため、ＳＩＭＤ演算をＧＰＵで実現する場合の回路効率が悪く、集積度も上がりにくく、プログラムの良し悪しで演算コアの遊びも発生する。また発熱の問題も多い。本願のＳＩＭＤ型並列演算装置では、Ｎグループに共通するアドレス線を用いる。Ｎグループのメモリセルグループのそれぞれにおける、アドレス線で指定されるメモリセルに対して、全グループ一括アクセス（並列アクセス）を行う。以上の構成により、並列演算の効率を最大にして集積度を上げることができる。また、演算コアを１００％駆動することを可能し、演算速度を高速にできる。加えて、電力消費を大幅に軽減することや、任意の並列度を実現することができる。さらに、半導体ＡＳＩＣが容易に実現できる。上記のＳＩＭＤ型並列演算装置はＦＰＧＡにも容易に実装できる。
摘要翻译： GPU的计算核心具有允许独立执行计算的电路结构。因此，当在GPU中执行SIMD计算时，电路效率差，集成度不容易增加，并且计算核心根据程序的质量不均匀地执行。还有许多与发热相关的问题。在该SIMD并行计算设备中，使用与N个组通用的地址线。所有组的批量访问（并行访问）被执行到由N组的每个存储单元组中的地址线指示的存储器单元。通过这种配置，可以最大化并行计算的效率，并且可以提高集成度。此外，启用100％的计算核心，可以实现高计算速度。此外，能够显着降低功率消耗并且可以实现期望的并行性。此外，可以容易地实现半导体ASIC。 SIMD并行计算设备也可以轻松地安装在FPGA中。

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