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1. 发明申请

WO2009096482A1 再構成可能なデバイス审中-公开
标题翻译：可重新配置的设备
公开(公告)号：WO2009096482A1
公开(公告)日：2009-08-06
申请号：PCT/JP2009/051491
申请日：2009-01-29
申请人：アイピーフレックス株式会社 , 松野裕之
发明人：松野裕之
IPC分类号： G06F7/00
CPC分类号： G06F15/8007 , G06F15/7867
摘要：　再構成区画を有するデバイス（１）は、複数のセグメントに区分けして配置された複数のＰＥ（１７）と、各ＰＥ（１７）にコマンドを伝達するためのコマンド伝達システム（５０）を有する。コマンド伝達システム（５０）は、各セグメントに設けられた伝達用のコマンドレジスタ（５３）と、各セグメント内の複数のＰＥ（１７）と伝達用のコマンドレジスタ（５３）とを１クロックの遅延で接続するための第１レベルのコマンド伝達マトリクス（５１）と、複数のセグメントの伝達用のコマンドレジスタ（５３）とコマンドを出力するコマンド出力ユニット（５９）とを接続する第２レベルのコマンド伝達マトリクス（５２）とを含む。
摘要翻译：具有可重配置分区的设备（1）包括：多个分段布置的多个PE（17）; 以及用于向每个PE（17）发送命令的命令传输系统（50）。命令传输系统（50）包括：布置在每个段中的传输命令寄存器（53）用于以一时钟延迟将各个段中的PE（17）连接到发送命令寄存器（53）的第一级命令传输矩阵（51）以及用于将多个段的发送命令寄存器（53）连接到输出命令的命令输出单元（59）的二级命令发送矩阵（52）。

2. 发明申请

WO2007037384A1 自己同期型の処理ユニットを有するシステム审中-公开
标题翻译：具有自同步类型处理单元的系统
公开(公告)号：WO2007037384A1
公开(公告)日：2007-04-05
申请号：PCT/JP2006/319492
申请日：2006-09-29
申请人：アイピーフレックス株式会社 , 本田広樹
发明人：本田広樹
IPC分类号： G06F13/42 , H03K19/177
CPC分类号： G06F13/4022
摘要：　自己同期型の複数の処理ユニットを有するシステムを提供する。複数の処理ユニットの１つの処理ユニットは、複数の入力側の処理ユニットからそれぞれ供給される複数の入力信号を受信するための入力側の信号交換部と、複数の入力信号に基づき、出力信号を生成するための論理部と、出力信号を、少なくとも１つの出力側の処理ユニットに送信するための出力側の信号交換部と、入力側の信号交換部が受信した入力信号により、出力信号の生成に不用となる未受信の入力信号を定める第１の判断機能と、出力側の信号交換部が受信した、出力信号の不用を示す不用通知により、受信不用となる未受信の入力信号を定める第２の判断機能とを備えている。さらに、入力側の信号交換部は、第１の判断機能または第２の判断機能により受信不用と判断された未受信の入力信号を供給する入力側の処理ユニットに宛てて不用通知を送信する。
摘要翻译：提供了一种具有多个自同步型处理单元的系统。处理单元之一包括输入侧的信号交换单元，用于接收从输入侧的处理单元提供的多个输入信号; 逻辑单元，用于根据输入信号产生输出信号; 输出侧的信号交换单元，用于将输出信号发送到输出侧的至少一个处理单元; 第一判断功能，用于通过由输入侧的信号交换单元接收的输入信号来确定未被接收并且不用于产生输出信号的输入信号; 以及第二判断功能，用于根据输出侧的信号交换单元接收到的表示输出信号的无用报告，判定未被接收并且不需要接收的输入信号。此外，输入侧的信号交换单元根据第一判断功能或第二判断功能向输入侧的处理单元发送无用报告，用于提供尚未被接收并且不需要接收的输入信号。

3. 发明申请

WO2006129722A1 再構成可能な装置审中-公开
标题翻译：可重新配置的设备
公开(公告)号：WO2006129722A1
公开(公告)日：2006-12-07
申请号：PCT/JP2006/310894
申请日：2006-05-31
申请人：アイピーフレックス株式会社 , 本田広樹
发明人：本田広樹
IPC分类号： H03K19/177
CPC分类号： H03K19/17776 , H03K19/17728 , H03K19/17736 , H03K19/17752 , H03K19/17756 , H03K19/1776
摘要：　各々の演算ブロックの演算論理が可変な複数の演算ブロック（１３）と、それら複数の演算ブロックを接続する経路を構成するためのルーチングマトリクス（１５）とを有する再構成可能な装置を提供する。演算ブロック（１３）は、コンフィグレーションデータ（１７）により論理が決まる論理演算ユニット（２１）と、その論理演算ユニットの演算結果を格納するための格納ユニット（４０）とを含む。格納ユニット（４０）は、複数の格納エレメント（３１ｒ）と、コンフィグレーションデータ（１７）に基づき複数の格納エレメント（３１ｒ）の何れかを選択して論理演算ユニット（２１）の出力を格納するための入力手段（３２）と、複数の格納エレメント（３１ｒ）とルーチングマトリクス（１５）とを接続するための出力手段（３３）とを含む。
摘要翻译：提供了一种包括具有可变操作逻辑的多个操作块（13）的可重新配置设备和用于构建用于连接这些操作块的通道的路由矩阵（15）。操作块（13）包括用于使其由配置数据（17）确定的逻辑的逻辑运算单元（21）和用于存储逻辑运算单元的运算结果的存储单元（40）。存储单元（40）包括多个存储元件（31r），用于根据配置数据（17）选择任何存储元件（31r）的输入装置（32），以存储逻辑运算的输出单元（21）和用于连接存储元件（31r）和路由矩阵（15）的输出装置（33）。

4. 发明申请

WO2003007155A1 集積回路装置审中-公开
标题翻译：集成电路设备
公开(公告)号：WO2003007155A1
公开(公告)日：2003-01-23
申请号：PCT/JP2002/007076
申请日：2002-07-11
申请人：アイピーフレックス株式会社 , 池田顕士
发明人：池田顕士
IPC分类号： G06F12/08
CPC分类号： G06F15/7867 , G06F15/781
摘要： An integrated circuit device having a first memory to/from which data can be input and/or output from/to a second memory and a processing unit capable of modifying a data flow at least partially. In the processing unit, there are provided a data processing section for processing data input and/or output from/to the first memory, a first address output section for outputting a first address of the data input and/or output between the first memory and the data processing section, and a second address output section for outputting a second address of the data input and/or output between the second memory and the first memory. By modifying a data flow or constituting a circuit for controlling a memory by a part of the reconfigurable processing unit, it is possible to constitute a cache memory system on an integrated circuit device optimal for processing executed on the integrated circuit device.
摘要翻译：一种集成电路装置，具有从第二存储器输入和/或输出数据的第一存储器和能够至少部分地修改数据流的处理单元。在处理单元中，设置有用于处理从第一存储器输入和/或输出数据的数据处理部分，第一地址输出部分，用于输出在第一存储器和/或第一存储器之间输入和/或输出的数据的第一地址数据处理部分和第二地址输出部分，用于输出在第二存储器和第一存储器之间输入和/或输出的数据的第二地址。通过修改数据流或构成用于由可重构处理单元的一部分控制存储器的电路，可以在集成电路器件上执行的处理最佳的集成电路器件上构成高速缓存存储器系统。

5. 发明申请

WO2005022380A1 データ処理装置审中-公开
标题翻译：数据处理设备
公开(公告)号：WO2005022380A1
公开(公告)日：2005-03-10
申请号：PCT/JP2004/012380
申请日：2004-08-27
申请人：アイピーフレックス株式会社 , 佐藤友美
发明人：佐藤友美
IPC分类号： G06F9/30
CPC分类号： G06F15/7867 , G06F17/5054 , Y02D10/12 , Y02D10/13
摘要： A data processing device uses an architecture code (20) including: object circuit information (23) for mapping an object circuit as at least a part of a circuit for executing an application , to a part of a logic circuit which can be dynamically reconfigured; interface circuit information (24) for mapping the interface circuit in contact with the object circuit, to the logic circuit; and a boundary condition (26) to be realized in the interface circuit. The data processing device includes: a load unit for acquiring the architecture code (20); a mapping unit for mapping the object circuit and the interface circuit into the logic circuit area by the object circuit information (23) and the interface circuit information (24) in the architecture code; and an operation control unit for controlling the interface circuit according to the boundary condition (26) of the architecture code.
摘要翻译：一种数据处理装置使用一种架构代码（20），包括：对象电路信息（23），用于将目标电路作为用于执行应用的电路的至少一部分映射到可以动态重新配置的逻辑电路的一部分; 接口电路信息（24），用于将与目标电路接触的接口电路映射到逻辑电路; 以及在接口电路中实现的边界条件（26）。数据处理装置包括：用于获取架构代码（20）的加载单元; 映射单元，用于通过对象电路信息（23）和体系结构代码中的接口电路信息（24）将目标电路和接口电路映射到逻辑电路区域; 以及操作控制单元，用于根据体系结构代码的边界条件（26）来控制接口电路。

6. 发明申请

WO2002095946A1 集積回路装置审中-公开
标题翻译：集成电路设备
公开(公告)号：WO2002095946A1
公开(公告)日：2002-11-28
申请号：PCT/JP2002/005047
申请日：2002-05-24
申请人：アイピーフレックス株式会社 , 池田顕士 , 志村大 , 佐藤友美
发明人：池田顕士 , 志村大 , 佐藤友美
IPC分类号： H03K19/173
CPC分类号： G06F17/5045 , G06F15/7867
摘要： An integrated circuit device comprises a processing section including arithmetic units arranged in a matrix, a first group of lines extending in a first direction of the matrix and adapted for transmitting input data inputted to the arithmetic units, a second group of lines extending in a second direction of the matrix and adapted for transmitting output data outputted from the arithmetic units, switching units arranged at intersections of the lines of the first and second groups and adapted for selecting a line out of the first group and a line out of the second group to interconnect them. The arithmetic units include ones suited to specific processings and having different data paths. In at least a part of the data processing section, there is an array of arithmetic units of the same type extending in the first or second direction. Since the combination of the arithmetic units of the integrated circuit device can be changed, the function can be dynamically changed. Further the integrated circuit device is constituted of arithmetic units having different data paths suitable to specific processings and consequently is compact and economical.
摘要翻译：集成电路装置包括处理部分，该处理部分包括以矩阵形式排列的运算单元，沿矩阵的第一方向延伸的第一组线，用于发送输入到运算单元的输入数据;第二组线，其在第二组中延伸矩阵的方向并且适于发送从运算单元输出的输出数据，布置在第一组和第二组的线的交点处的切换单元，并且适于从第一组中选出一条线和从第二组到第二组的线互连。算术单元包括适用于特定处理并具有不同数据路径的算术单元。在数据处理部分的至少一部分中，存在沿第一或第二方向延伸的相同类型的算术单元的阵列。由于可以改变集成电路装置的运算单元的组合，所以可以动态地改变功能。此外，集成电路装置由具有适合于特定处理的不同数据路径的算术单元构成，因此是紧凑且经济的。

7. 发明申请

WO2008026731A1 再構成可能なデバイスに回路デザインを実装するための方法およびシステム审中-公开
标题翻译：用于安装可重配置设备电路设计的方法和系统
公开(公告)号：WO2008026731A1
公开(公告)日：2008-03-06
申请号：PCT/JP2007/067037
申请日：2007-08-31
申请人：アイピーフレックス株式会社 , バチナサティッシ , ムルティ, プラカッシスリダラ , カンナンヴァナママライ , ヘグデ, ヴィナイチダンバラ , 木村寛之
发明人：バチナサティッシ , ムルティ，プラカッシスリダラ , カンナンヴァナママライ , ヘグデ，ヴィナイチダンバラ , 木村寛之
IPC分类号： G06F17/50 , H01L21/82
CPC分类号： G06F17/5068 , G06F17/5054 , H03K19/17736
摘要：　セグメント化された再構成可能なデバイスに回路デザインを実装するためのコンフィグレーションデータを生成するシステムを提供する。配置配線支援システム（３０）は、それぞれのセグメントに含まれるＰＥｓのデータと、第１レベルおよび第２レベルのルーティングマトリクスのデータとを含むハードウエア情報（８９）を格納するためのデータベース（３１）と、回路デザインをＰＥｓにマッピングする装置（３３）を含む。このマッピング装置（３３）は、ハードウエア情報（８９）に基づき、コストファンクションを最小化する反復アルゴリズムを実行することにより回路デザインをＰＥｓにマッピングする。コストファンクションは、セグメント間を接続する第２レベルのルーティングマトリクス（２２）の使用を最小にする項目を含む。
摘要翻译：提供了一种用于生成用于将电路设计安装在分段可重新配置设备上的配置数据的系统。布置/布线支持系统（30）包括用于存储包含每个段中包含的PE数据的硬件信息（89）的数据库（31）和第一级和第二级路由矩阵数据; 以及用于映射PE上的电路设计的设备（33）。映射设备（33）通过执行根据硬件信息使成本函数最小化的重复算法来映射PE上的电路设计（89）。成本函数包含用于最小化用于在段之间建立连接的二级路由矩阵（22）的使用的项目。

8. 发明申请

WO2007063957A1 ステートメントを再構成する方法およびその機能を備えたコンピュータシステム审中-公开
标题翻译：重新制定声明的方法，以及具有该功能的计算机系统
公开(公告)号：WO2007063957A1
公开(公告)日：2007-06-07
申请号：PCT/JP2006/323975
申请日：2006-11-30
申请人：アイピーフレックス株式会社 , 本田広樹
发明人：本田広樹
IPC分类号： G06F17/50
CPC分类号： G06F17/5022
摘要：　ネットリスト（３１）を格納するストレージ（２）と、ネットリスト（３１）に含まれる演算部分の複数の演算を実行するステートメントを含むプログラム（３２）を生成するコンテンツジェネレータ（１２）とを有するコンピュータシステム（１）を提供する。演算部分は、多段階の論理演算を行い、複数の入力を持つ演算と、複数の入力のソースとなる前段階の演算とを含む。コンテンツジェネレータ（１２）は、演算部分を、出力段から入力段に向かって解析し、解析対象の演算が複数の入力の一部が決まることにより、他の入力の少なくとも一部がドントケアになる演算であることを判断するアナライザー（１４）と、そのような演算であれば、解析対象の演算を実行するステートメントを、その演算の複数の入力のソースの演算のいずれかを実行し、ドントケアとなる入力のソースの演算をバイパスするステートメントに再構成して出力するコンバータ（１５）とを含む。
摘要翻译：提供了一种计算机系统（1），包括用于存储网络列表（31）的存储器（2）和用于生成包含执行操作部分的多个操作的语句的程序（32）的内容生成器（12）包含在网络清单（31）中。操作部分包括执行多级的逻辑操作并具有多个输入的操作，以及用于多个输入源的前一级的操作。内容发生器（12）包括分析器（14），用于分析从输出级到输入级的操作部分，并且当多个输入部分地被确定为在其他输入的至少一部分不在乎，以及用于重建和输出（如果判断为是）的转换器（15），将执行分析对象的操作的语句执行到执行语句中的任何操作的语句多个输入源和旁路的输入源的操作无关。

9. 发明申请

WO2006019165A1 ラベルイメージの生成方法および画像処理システム审中-公开
标题翻译：用于生成标签图像和图像处理系统的方法
公开(公告)号：WO2006019165A1
公开(公告)日：2006-02-23
申请号：PCT/JP2005/015163
申请日：2005-08-19
申请人：アイピーフレックス株式会社 , 松野知愛
发明人：松野知愛
IPC分类号： G06T7/60 , G06T1/00 , G06T1/20
CPC分类号： G06T1/00 , G06K9/00986 , G06K9/342 , G06K9/4638 , G06T7/11 , G06T2200/28 , G06T2207/20021
摘要：　画像エレメントを構成する画素を識別するために、画素に識別情報がラベリングされたラベルイメージを生成する際に、画像を形成するための複数の画素を含むデータから、２次元で相互に隣接する４つの画素を含む画素ブロックを１つの単位として入力する。その画素ブロックに含まれる、グルーピング対象のオンの全ての画素に共通の識別子をラベリングする。画素ブロックに含まれるオンの画素は必ず連結しているので、連結の有無を演算することなく共通の識別子をラベリングできる。
摘要翻译：为了识别构成图像元素的像素，在生成标记图像的时刻，其中像素被标识有识别信息，包括彼此二维相邻的四个像素的像素块作为一个单位从包括多个用于形成图像的像素。包含在像素块中的所有用于分组的像素都用公共标识符标记。由于包含在像素块中的像素被确定地连接，所以可以标记公共标识符而不计算它们是否被连接。

10. 发明申请

WO2005091160A1 活性化コードの生成方法审中-公开
标题翻译：激活代码生成方法
公开(公告)号：WO2005091160A1
公开(公告)日：2005-09-29
申请号：PCT/JP2005/004963
申请日：2005-03-18
申请人：アイピーフレックス株式会社 , 志村大
发明人：志村大
IPC分类号： G06F15/80
CPC分类号： G06F17/5045
摘要：　複数のプロセッシングエレメントを接続することによりデータパスが形成される回路区画を有し、プロセッシングエレメントに対応するメモリ領域にコンフィグレーション情報がセットされることによりプロセッシングエレメントの機能が制御されるデータ処理装置によりアプリケーションを実行するための活性化コードの生成方法であって、データパスを回路区画にマッピングするためのレイアウト情報を生成すると共に、第１のパラメータに関係するプロセッシングエレメントに対応するメモリ領域へのアクセスを可能とするアクセス情報を生成するステップを有する生成方法を提供する。プロセッシングエレメントにより構成されたデータパスの処理を、ソースコード上でパラメータを変更することにより自由に変更することができる環境をユーザに提供できる。
摘要翻译：提供了一种激活代码生成方法，用于通过具有电路分区的数据处理装置来执行应用，该数据处理装置通过连接处理元件来形成数据路径，处理元件的功能是通过将配置信息设置在与处理元件相对应的存储区域中来进行控制的。该方法包括生成用于将数据路径映射到电路分区上的布局信息的步骤，并且生成访问信息，使得能够访问对应于与第一参数相关联的处理元件的存储区域。可以向用户提供能够通过修改源代码上的参数来自由地修改由处理元件配置的数据路径处理的环境。

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