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31. 发明申请

WO2013176960A3 MULTI-LEVEL CONTACT TO A 3D MEMORY ARRAY AND METHOD OF MAKING 审中-公开
标题翻译：多层联系3D内存阵列及制作方法
公开(公告)号：WO2013176960A3
公开(公告)日：2014-02-20
申请号：PCT/US2013041410
申请日：2013-05-16
申请人： SANDISK TECHNOLOGIES INC
发明人： LEE YAO-SHENG , CHEN ZHEN , FUKATA SYO
IPC分类号： H01L21/768 , H01L27/115
CPC分类号： H01L27/11578 , H01L21/76816 , H01L21/76829 , H01L23/481 , H01L27/10802 , H01L27/11 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L27/11548 , H01L27/11556 , H01L27/11565 , H01L27/11568 , H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L29/66 , H01L29/7926 , H01L2924/0002 , H01L2924/00
摘要： A method of making multi-level contacts. The method includes providing an in-process multilevel device including at least one device region and at least one contact region. The contact region includes a plurality of electrically conductive layers configured in a step pattern. The method also includes forming a conformal etch stop layer (122) over the plurality of electrically conductive layers, forming a first electrically insulating layer (124) over the etch stop layer, forming a conformal sacrificial layer (126) over the first electrically insulating layer and forming a second electrically insulating layer (128) over the sacrificial layer. The method also includes etching a plurality of contact openings (130A-E) through the etch stop layer, the first electrically insulating layer, the sacrificial layer and the second electrically insulating layer in the contact region to the plurality of electrically conductive layers.
摘要翻译：制作多层次联系的方法。该方法包括提供包括至少一个设备区域和至少一个接触区域的进程内多电平设备。接触区域包括以台阶图案配置的多个导电层。该方法还包括在多个导电层上形成共形蚀刻停止层（122），在蚀刻停止层上形成第一电绝缘层（124），在第一电绝缘层上形成共形牺牲层（126）以及在所述牺牲层上形成第二电绝缘层（128）。该方法还包括通过蚀刻停止层，第一电绝缘层，牺牲层和与多个导电层的接触区域中的第二电绝缘层蚀刻多个接触开口（130A-E）。

32. 发明申请

WO2013078069A1 3D NON-VOLATILE MEMORY WITH METAL SILICIDE INTERCONNECT 审中-公开
标题翻译：具有金属硅化物互连的3D非易失性存储器
公开(公告)号：WO2013078069A1
公开(公告)日：2013-05-30
申请号：PCT/US2012/065375
申请日：2012-11-15
申请人： SANDISK TECHNOLOGIES, INC. , HIGASHITANI, Masaaki , RABKIN, Peter
发明人： HIGASHITANI, Masaaki , RABKIN, Peter
IPC分类号： H01L27/115 , H01L23/532
CPC分类号： H01L27/11582 , G11C16/0483 , G11C16/06 , H01L23/53209 , H01L27/11519 , H01L27/11531 , H01L27/11548 , H01L27/11556 , H01L27/11565 , H01L27/11573 , H01L27/11575 , H01L29/4916 , H01L2924/0002 , H01L2924/00
摘要： A stacked non-volatile memory cell array include cell areas (CA3,4) with rows of vertical columns of NAND cells, and an interconnect area (IA1), e.g., midway in the array and extending a length of the array. The interconnect area includes at least one metal silicide interconnect (I1, I2) extending between insulation-filled slits (S5, S6, S7), and does not include vertical columns of NAND cells. The metal silicide interconnect can route power and control signals from below the stack to above the stack. The metal silicide interconnect can also be formed in a peripheral region of the substrate. Contact structures can extend from a terraced portion of the interconnect to at least one upper metal layer, above the stack, to complete a conductive path from circuitry below the stack to the upper metal layer. Subarrays can be provided in a plane of the array without word line hook-up and transfer areas between the subarrays.
摘要翻译：堆叠的非易失性存储单元阵列包括具有NAND单元的垂直列行的单元区域（CA3,4），以及例如阵列中途并且延伸阵列的长度的互连区域（IA1）。互连区域包括在绝缘填充的狭缝（S5，S6，S7）之间延伸的至少一个金属硅化物互连（I1，I2），并且不包括NAND单元的垂直列。金属硅化物互连可以将电力和控制信号从堆叠下方传递到堆叠之上。金属硅化物互连也可以形成在衬底的周边区域中。接触结构可以从互连的梯形部分延伸到堆叠之上的至少一个上金属层，以完成从堆叠下方的电路到上金属层的导电路径。可以在阵列的平面中提供子阵列，而不需要字线连接和子阵列之间的传输区域。

33. 发明申请

WO2012083147A3 SELF-ALIGNED NAND FLASH SELECT-GATE WORDLINES FOR SPACER DOUBLE PATTERNING 审中-公开
标题翻译：自对准NAND闪存选择门字幕用于双面格式
公开(公告)号：WO2012083147A3
公开(公告)日：2012-10-04
申请号：PCT/US2011065442
申请日：2011-12-16
申请人： SPANSION LLC , CHEN TUNG-SHENG , FANG SHENQING
发明人： CHEN TUNG-SHENG , FANG SHENQING
IPC分类号： H01L21/027
CPC分类号： H01L21/302 , H01L21/0337 , H01L21/0338 , H01L21/32139 , H01L27/11519 , H01L27/11524 , H01L27/11565 , H01L27/1157
摘要： A method for double patterning is disclosed. In one embodiment the formation a pair of select gate wordlines on either side of a plurality of core wordlines begins by placing a spacer pattern around edges of a photoresist pattern is disclosed. The photoresist pattern is stripped away leaving the spacer pattern. A trim mask is placed over a portion of the spacer pattern. Portions of the spacer pattern are etched away that are not covered by the trim mask. The trim mask is removed, wherein first remaining portions of the spacer pattern define a plurality of core wordlines. A pad mask is placed such that the pad mask and second remaining portions of the spacer pattern define a select gate wordline on either side of the plurality of core wordlines. Finally at least one pattern transfer layer is etched through using the mad mask and the first and second remaining portions of the spacer pattern to etch the select gate wordlines and the plurality of core wordlines into a poly silicon layer.
摘要翻译：公开了一种用于双重图案化的方法。在一个实施例中，通过在光致抗蚀剂图案的边缘周围放置间隔图案来开始在多个核心字线的任一侧上形成一对选择栅极字线。将光致抗蚀剂图案剥离留下间隔图案。修剪掩模放置在间隔图案的一部分上。间隔图案的部分被蚀刻掉，不被修剪掩模覆盖。去除修剪掩模，其中间隔图案的第一剩余部分限定多个核心字线。放置焊盘掩模，使得焊盘掩模和间隔物图案的第二剩余部分在多个核心字线的任一侧上限定选择栅极字线。最后，通过使用激光掩模和间隔物图案的第一和第二剩余部分来蚀刻至少一个图案转印层，以将选择栅极字线和多个核心字线蚀刻成多晶硅层。

34. 发明申请

WO2012082223A2 NON-VOLATILE STORAGE SYSTEM WITH SHARED BIT LINES CONNECTED TO SINGLE SELECTION DEVICE 审中-公开
标题翻译：具有连接到单个选择设备的共享位线的非易失存储系统
公开(公告)号：WO2012082223A2
公开(公告)日：2012-06-21
申请号：PCT/US2011/056146
申请日：2011-10-13
申请人： SANDISK TECHNOLOGIES, INC. , MOKHLESI, Nima , DUNGA, Mohan, V. , HIGASHITANI, Masaaki
发明人： MOKHLESI, Nima , DUNGA, Mohan, V. , HIGASHITANI, Masaaki
CPC分类号： H01L21/28273 , G11C16/0483 , H01L27/11519 , H01L27/11521
摘要： A non-volatile storage system is disclosed that includes pairs of NAND strings (or other groupings of memory cells) in the same block being connected to and sharing a common bit line. To operate the system, two selection lines are used so that the NAND strings (or other groupings of memory cells) sharing a bit line can be selected at the block level. Both selection lines are connected to a selection gate for each of the NAND strings (or other groupings of memory cells) sharing the bit line.
摘要翻译：公开了一种非易失性存储系统，其包括连接到共享位线的同一块中的NAND串（或存储器单元的其它组）对。为了操作该系统，使用两条选择线，使得可以在块级选择共享位线的NAND串（或存储器单元的其它分组）。两个选择线连接到共享位线的每个NAND串（或存储器单元的其它组）的选择门。

35. 发明申请

WO2011114502A1 不揮発性半導体記憶装置及びその製造方法审中-公开
标题翻译：非挥发性半导体存储器件及其制造方法
公开(公告)号：WO2011114502A1
公开(公告)日：2011-09-22
申请号：PCT/JP2010/054771
申请日：2010-03-19
申请人：株式会社東芝 , 藤井章輔 , 佐久間究 , 藤木潤 , 木下敦寛
发明人：藤井　章輔 , 佐久間　究 , 藤木　潤 , 木下　敦寛
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11551 , H01L27/11519 , H01L27/11521 , H01L27/11565 , H01L27/11578
摘要：　本発明の例に係わる不揮発性半導体記憶装置は、半導体基板（１）と、半導体基板（１）の表面に対して垂直な第１の方向に互いに絶縁されて積み重ねられ、半導体基板（１）の表面に平行な第２の方向に延びる第１乃至第ｎの半導体層（ｎは２以上の自然数）（３ａ，３ｂ，３ｃ，３ｄ）と、第１及び第２の方向に交差する第３方向に垂直な第１乃至第ｎの半導体層（３ａ，３ｂ，３ｃ，３ｄ）の側面に沿って第１の方向に延びる電極（６（１）ｄ）と、第１乃至第ｎの半導体層（３ａ，３ｂ，３ｃ，３ｄ）と電極（６（１）ｄ）との間に配置される第１乃至第ｎの電荷蓄積層（６（１）ｂ）とを備える。第１乃至第ｎの電荷蓄積層（６（１）ｂ）は、第１乃至第ｎの半導体層（３ａ，３ｂ，３ｃ，３ｄ）間において互いに物理的に切り離される。
摘要翻译：非易失性半导体存储装置具备：半导体基板（1）; 在与半导体基板（1）的表面垂直的第一方向上彼此堆叠地层叠的n〜n个半导体层（n为2以上的自然数）（3a，3b，3c，3d）并且在平行于半导体衬底的表面的第二方向上延伸; 电极（6（1）d），其沿与第一和第二方向相交的第三方向垂直的第一至第n半导体层（3a，3b，3c，3d）的侧表面沿第一方向延伸; 以及设置在第一至第N半导体层（（3a，3b，3c，3d）和电极（6（d））之间的第一至第n电荷存储层（6（1）b），第1至第n电荷存储层（6（1）b）在第1至第n个半导体层（3a，3b，3c，3d）之间物理上彼此分离。

36. 发明申请

WO2011102206A1 SEMICONDUCTOR MEMORY DEVICE, DRIVING METHOD THEREOF, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体存储器件及其驱动方法及制造半导体器件的方法
公开(公告)号：WO2011102206A1
公开(公告)日：2011-08-25
申请号：PCT/JP2011/051846
申请日：2011-01-25
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , TAKEMURA, Yasuhiko
发明人： TAKEMURA, Yasuhiko
IPC分类号： H01L21/8247 , G11C11/405 , H01L21/8242 , H01L27/108 , H01L27/115 , H01L29/786 , H01L29/788 , H01L29/792
CPC分类号： H01L27/115 , G11C16/0408 , H01L27/0629 , H01L27/11519 , H01L27/11521 , H01L27/1156 , H01L27/1225
摘要： A matrix is formed using a plurality of memory cells in each of which a drain of the writing transistor is connected to a gate of a reading transistor and one electrode of a capacitor. A gate of the writing transistor, a source of the writing transistor, a source of the reading transistor, and a drain of the reading transistor are connected to a writing word line, a writing bit line, a reading bit line, and a bias line, respectively. The other electrode of the capacitor is connected to a reading word line. In order to decrease the number of wirings, the writing bit line is substituted for the reading bit line. The reading bit line is formed so as to be embedded in a groove-like opening formed over a substrate.
摘要翻译：使用多个存储单元形成矩阵，每个存储单元中的写入晶体管的漏极连接到读取晶体管的栅极和电容器的一个电极。写入晶体管的栅极，写入晶体管的源极，读取晶体管的源极和读取晶体管的漏极连接到写入字线，写入位线，读取位线和偏置线，分别。电容器的另一个电极连接到读取字线。为了减少布线数量，写入位线代替读取位线。读取位线形成为嵌入形成在基板上的槽状开口。

37. 发明申请

WO2011092788A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2011092788A1
公开(公告)日：2011-08-04
申请号：PCT/JP2010/007285
申请日：2010-12-15
申请人：パナソニック株式会社 , 寺田裕 , 倉田勝一
发明人：寺田裕 , 倉田勝一
IPC分类号： H01L21/8246 , G11C16/04 , H01L27/112
CPC分类号： H01L27/112 , G11C16/0408 , G11C16/06 , H01L27/115 , H01L27/11519
摘要：　各メモリセルが１つのトランジスタで構成された半導体記憶装置において、前記メモリセルは、隣接する２ビットで１つの拡散パターン（４）を形成し、隣接する２つのトランジスタのソース領域が共通であり、２つのドレイン領域が分離されている。そして、各々拡散パターン（４）の少なくとも１列が配置された複数のアレイ（１２０，１３０）は、アレイごとに独立したビット線をそれぞれ有する。しかも、アレイ分割境界部にて、アレイごとのビット線のそれぞれの端部は、１つの拡散パターン（４）上で共通のソース領域を介して互いに分離された２つのドレイン領域上にそれぞれある。これにより、十分なビット線分離幅を確保しつつ、面積削減を実現する。
摘要翻译：在包括由一个晶体管构成的存储单元的半导体存储器件中，存储器单元的两个相邻位形成扩散图案（4），两个相邻的晶体管共享公共源极区域，并且两个漏极区域彼此分离。每个包括扩散图案（4）的至少一行的多个阵列（120,130）具有与每个阵列独立的位线。此外，每个阵列的位线的端部位于两个漏极区域上，其中共同的源极区域以分离边界部分的一个扩散图案（4）彼此分离。由此，可以确保在位线之间的足够的间隔宽度的同时减小面积。

38. 发明申请

WO2010041838A2 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조 방법 审中-公开
标题翻译：高度集成的闪存单元堆栈，单元堆栈串及其制造方法
公开(公告)号：WO2010041838A2
公开(公告)日：2010-04-15
申请号：PCT/KR2009/005463
申请日：2009-09-24
申请人： 경북대학교 산학협력단 , 이종호
发明人： 이종호
IPC分类号： H01L27/115
CPC分类号： H01L27/1021 , H01L27/0688 , H01L27/115 , H01L27/11519 , H01L27/11551 , H01L27/11556
摘要： 본 발명은 플래시 메모리 셀 스택, 플래시 메모리 셀 스택 스트링, 셀 스택 어레이 및 그 제조 방법에 관한 것이다. 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성된다. 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 셀 스택 어레이는 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어진다.
摘要翻译：闪存单元堆栈，闪存单元堆栈串，单元堆栈阵列及其制造方法技术领域本发明涉及一种闪存单元堆栈，该闪存单元堆叠包括：半导体衬底; 控制电极，以垂直柱状形成在半导体基板的表面上; 在控制电极和半导体衬底之间形成的绝缘膜; 形成在控制电极的侧面上的栅极叠层; 多个第一绝缘层，形成在栅极堆叠的侧表面上; 多个第二掺杂半导体区域，所述多个第二掺杂半导体区域在栅极堆叠的侧表面上形成为层; 以及第一掺杂半导体区域，其形成在所述第一绝缘层的侧表面和所述第二掺杂半导体区域的侧表面的一部分上并且沿着第一方向彼此面对，掺杂半导体区域在栅极堆叠的侧面上交替地形成为层。由闪速存储器单元堆叠串是在多个配置成一列快闪存储器单元堆叠，一个电池堆阵列形成有多个排成一列快闪存储器单元堆叠串的。

39. 发明申请

WO2010029618A1 メモリデバイス、メモリデバイスの製造方法、およびデータ書込方法审中-公开
标题翻译：存储器件，用于制造存储器件的方法和用于写入数据的方法
公开(公告)号：WO2010029618A1
公开(公告)日：2010-03-18
申请号：PCT/JP2008/066350
申请日：2008-09-10
申请人：株式会社アドバンテスト , 岡安俊幸 , 渡邊大輔
发明人：岡安俊幸 , 渡邊大輔
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11524 , H01L21/28273 , H01L27/11519 , H01L27/11521
摘要：　電子ビームが照射可能に設けられ、データを記憶するメモリデバイスであって、前記電子ビームが照射されることで電荷を蓄積する複数のフローティング電極と、それぞれの前記フローティング電極に蓄積された電荷量を検出する電荷量検出部とを備えるメモリデバイスが提供される。また、他の形態として、書き込まれたデータを記憶するメモリデバイスの製造方法であって、半導体基板上に前記フローティング電極を形成し、前記フローティング電極に電子ビームを照射して書き込むべきデータに応じた電荷をフローティング電極に保持させる製造方法が提供される。
摘要翻译：可以用电子束照射并存储数据的存储器件包括用于通过照射电子束来累积电荷的浮动电极和用于检测在每个浮置电极中累积的电荷量的电荷量检测部分。一种用于存储写入日期的存储器件的制造方法，包括以下步骤：在半导体衬底上形成浮置电极，并用电子束照射浮置电极，使浮置电极保持对应于写入数据的电荷。

40. 发明申请

WO2009147347A1 MEMOIRE A STRUCTURE DU TYPE EEPROM ET A LECTURE SEULE 审中-公开
标题翻译：具有EEPROM结构的只读存储器
公开(公告)号：WO2009147347A1
公开(公告)日：2009-12-10
申请号：PCT/FR2009/050868
申请日：2009-05-12
申请人： STMICROELECTRONICS (ROUSSET) SAS , FORNARA, Pascal
发明人： FORNARA, Pascal
IPC分类号： H01L21/8246 , H01L27/02 , H01L27/112 , H01L27/115 , G11C16/00 , G11C17/00
CPC分类号： H01L27/1052 , H01L27/112 , H01L27/11213 , H01L27/11519 , H01L27/11521
摘要： L'invention concerne une mémoire non volatile (M) comprenant au moins des première et seconde cellules mémoire (CeIIg), comprenant chacune un transistor MOS à double grille (21, 23) de mémorisation (Tg') ayant une couche isolante (22) interposée entre les deux grilles. La couche isolante (22) du transistor de mémorisation (Tg') de la seconde cellule mémoire (CeIIg) comprend au moins une portion (29) moins isolante que la couche isolante du transistor de mémorisation de la première cellule mémoire.
摘要翻译：本发明涉及一种非易失性存储器（M），其包括至少第一和第二存储单元（CeIIg），每个存储单元包括具有双栅极（21,23）和绝缘层（22）的存储MOS晶体管（Tg'）两门之间。第二存储单元（CeIIg）的存储晶体管（Tg'）的绝缘层（22）包括与第一存储单元的存储晶体管的绝缘层绝缘性更差的至少一部分（29）。

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