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1. 发明申请

WO2009139101A1 電子機器システム、および半導体集積回路のコントローラ审中-公开
标题翻译：电子设备系统和半导体集成电路控制器
公开(公告)号：WO2009139101A1
公开(公告)日：2009-11-19
申请号：PCT/JP2009/000858
申请日：2009-02-26
申请人：パナソニック株式会社 , 縣泰宏 , 寺田裕 , 三角賢治 , 白濱政則 , 林光昭
发明人：縣泰宏 , 寺田裕 , 三角賢治 , 白濱政則 , 林光昭
IPC分类号： G11C11/4076 , G06F12/00 , G11C11/401 , G11C11/407 , G11C11/4074 , G11C29/44
CPC分类号： G11C11/4072 , G11C17/165 , G11C29/02 , G11C29/028 , G11C2029/4402 , G11C2029/5002
摘要：　電子機器システムは、その半導体集積回路の特性に関する情報を記憶する不揮発性メモリを有する半導体集積回路と、上記半導体集積回路を制御するコントローラとを備える。上記コントローラは、上記不揮発性メモリに記憶された情報に基づいて、上記半導体集積回路に対するアクセスパラメータを調整する機能を有する。
摘要翻译：电子设备系统配备有半导体集成电路，其具有用于存储与半导体集成电路的特性有关的信息的非易失性存储器，以及控制上述半导体集成电路的控制器。上述控制器具有基于存储在上述非易失性存储器中的信息来调整用于访问上述非易失性存储器的参数的功能。

2. 发明申请

WO2011092788A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2011092788A1
公开(公告)日：2011-08-04
申请号：PCT/JP2010/007285
申请日：2010-12-15
申请人：パナソニック株式会社 , 寺田裕 , 倉田勝一
发明人：寺田裕 , 倉田勝一
IPC分类号： H01L21/8246 , G11C16/04 , H01L27/112
CPC分类号： H01L27/112 , G11C16/0408 , G11C16/06 , H01L27/115 , H01L27/11519
摘要：　各メモリセルが１つのトランジスタで構成された半導体記憶装置において、前記メモリセルは、隣接する２ビットで１つの拡散パターン（４）を形成し、隣接する２つのトランジスタのソース領域が共通であり、２つのドレイン領域が分離されている。そして、各々拡散パターン（４）の少なくとも１列が配置された複数のアレイ（１２０，１３０）は、アレイごとに独立したビット線をそれぞれ有する。しかも、アレイ分割境界部にて、アレイごとのビット線のそれぞれの端部は、１つの拡散パターン（４）上で共通のソース領域を介して互いに分離された２つのドレイン領域上にそれぞれある。これにより、十分なビット線分離幅を確保しつつ、面積削減を実現する。
摘要翻译：在包括由一个晶体管构成的存储单元的半导体存储器件中，存储器单元的两个相邻位形成扩散图案（4），两个相邻的晶体管共享公共源极区域，并且两个漏极区域彼此分离。每个包括扩散图案（4）的至少一行的多个阵列（120,130）具有与每个阵列独立的位线。此外，每个阵列的位线的端部位于两个漏极区域上，其中共同的源极区域以分离边界部分的一个扩散图案（4）彼此分离。由此，可以确保在位线之间的足够的间隔宽度的同时减小面积。

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