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1. 发明申请

WO2011033667A1 半導体連想メモリ装置审中-公开
标题翻译：半导体内容可寻址存储器件
公开(公告)号：WO2011033667A1
公开(公告)日：2011-03-24
申请号：PCT/JP2009/066431
申请日：2009-09-18
申请人：株式会社東芝 , 木下敦寛
发明人：木下　敦寛
IPC分类号： G11C15/04
CPC分类号： G11C15/04 , G11C15/046
摘要：　メモリセルを複数個用いて構成される半導体連想メモリ装置であって、メモリセルは、第１及び第２の入力端と出力端を有し、第１の入力端の入力データ及び記憶データの少なくとも一方が"１"で且つ第２の入力端の入力データが"１"の場合に"１"を出力し、それ以外の場合は"０"を出力する構成となっている。メモリセルの複数個を隣接するセル同士で第２の入力端と出力端を接続することにより、検索ワードストリングが構成されている。前記検索ワードストリングの複数個を同一列のメモリセルの第１の入力端を共有する形で接続することにより、検索ブロックが構成されている。
摘要翻译：一种使用多个存储器单元配置的半导体内容可寻址存储器件，其中每个存储单元具有第一和第二输入端子和输出端子，并且当输入数据或第一输入端的存储数据中的至少一个输出时，输出“1” 端子为“1”，第二输入端子的输入数据为“1”，否则输出“0”。通过连接相邻单元的第二输入端子和输出端子来连接多个存储器单元来配置搜索字串。通过以共享同一列中的存储单元的第一输入端的方式连接多个搜索字串来配置搜索块。

2. 发明申请

WO2010106876A1 不揮発性メモリおよび再構成可能な回路审中-公开
标题翻译：非易失性存储器和可重新配置的电路
公开(公告)号：WO2010106876A1
公开(公告)日：2010-09-23
申请号：PCT/JP2010/052635
申请日：2010-02-22
申请人：株式会社東芝 , 池上一隆 , 木下敦寛 , 萩島大輔
发明人：池上　一隆 , 木下　敦寛 , 萩島　大輔
IPC分类号： G11C13/00 , H03K19/177
CPC分类号： G11C13/0002 , G11C2213/72 , G11C2213/77 , G11C2213/79 , H01L27/2409 , H01L27/2436 , H01L45/146 , H03K19/1776
摘要：［課題］面積を可及的に小さくすることが可能な不揮発性メモリを提供することを可能にする。［解決手段］駆動電圧が印加される第１の端子に一端が接続され第２の端子５に他端が接続される抵抗変化型メモリ４と、第２の端子にカソードが接続され、接地電位が印加される第３の端子にアノードが接続されるダイオード６と、を備えているメモリセル１を少なくとも１個有し、抵抗変化型メモリの抵抗状態に応じたメモリセルの出力が第２の端子から出力される。
摘要翻译：提供了尽可能地减少面积的非易失性存储器。非易失性存储器具有至少一个存储单元（1），其具有：电阻可变存储器（4），其中一端连接到要施加驱动电压的第一端子，另一端连接到第二端子终端（5）; 以及二极管（6），其中阴极连接到第二端子，并且阳极连接到要施加接地电位的第三端子。对应于电阻变量存储器的电阻状态的存储单元输出从第二端子发出。

3. 发明申请

WO2011004474A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：WO2011004474A1
公开(公告)日：2011-01-13
申请号：PCT/JP2009/062463
申请日：2009-07-08
申请人：株式会社東芝 , 辰村光介 , 木下敦寛
发明人：辰村　光介 , 木下　敦寛
IPC分类号： H01L21/336 , H01L29/78 , H01L29/786
CPC分类号： H01L29/66742 , H01L29/045 , H01L29/1054 , H01L29/267 , H01L29/66545 , H01L29/66795 , H01L29/78 , H01L29/785 , H01L29/78681 , H01L29/78684
摘要：　ＭＩＳＦＥＴのチャネル領域に高移動度チャネル材料を用いた半導体装置の製造方法であって、表面と垂直方向の結晶方位が［１１０］方向のＳｉ 1-x Ｇｅ x （ｘ＜０．５）を表面部に有する支持基板の表面部上に、ゲート長方向の端部の面方位が前記［１１０］方向と直交する｛１１１｝面となるようにダミーゲートを形成する工程と、ダミーゲートをマスクに用いて基板の表面部にソース／ドレイン領域を形成する工程と、ダミーゲートの側部に絶縁膜を埋め込み形成する工程と、絶縁膜をマスクに用いてダミーゲートを除去し、更に基板のソース／ドレイン領域間を除去する工程と、ソース／ドレイン領域間にIII-Ｖ族半導体又はＧｅからなるチャネル領域を成長する工程と、チャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、を含む。
摘要翻译：公开了一种半导体器件的制造方法，该半导体器件是包括由高迁移率沟道材料形成的沟道区的MISFET半导体器件。该方法包括在支撑基板的表面部分上形成虚拟栅极的步骤，该表面部分包括其中垂直于该表面的方向上的晶体取向为[110]方向的Si1-xGex（x <0.5），因此栅极长度方向上的端部的表面取向为[111]面垂直于[110]方向，使用伪栅极作为掩模在衬底的表面部分上形成源极/漏极区域的步骤，通过嵌入在伪栅极侧形成绝缘膜的步骤，使用绝缘膜作为掩模去除伪栅极并去除衬底中的源极区域和漏极区域之间的部分的步骤，生长步骤在源极区域和漏极区域之间的III-V族半导体或Ge的沟道区域，以及通过栅极绝缘膜在沟道区域上形成栅电极的步骤。

4. 发明申请

WO2010143306A1 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：WO2010143306A1
公开(公告)日：2010-12-16
申请号：PCT/JP2009/060803
申请日：2009-06-12
申请人：株式会社東芝 , 佐久間究 , 木下敦寛 , 清利正弘 , 萩島大輔 , 村岡浩一
发明人：佐久間　究 , 木下　敦寛 , 清利　正弘 , 萩島　大輔 , 村岡　浩一
IPC分类号： H01L21/8247 , H01L21/762 , H01L21/764 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/42328 , H01L21/28273 , H01L21/28282 , H01L27/11521 , H01L27/11524 , H01L27/11551 , H01L27/11568 , H01L27/11578 , H01L29/42344 , H01L29/66825 , H01L29/66833 , H01L29/7881 , H01L29/792
摘要：　本発明の例に係わる不揮発性半導体記憶装置は、半導体基板と、半導体基板の表面に対して垂直な第１方向に積み重ねられ、半導体基板の表面に平行な第２方向に延びる第１乃至第ｎのメモリストリングス（ｎは２以上の自然数）と、第１乃至第ｎのメモリストリングスのうちの１つを選択する第１乃至第ｋのレイヤー選択トランジスタ（ｋは２以上の自然数）とを含む。第１乃至第ｋのレイヤー選択トランジスタは、第１乃至第ｎの半導体層の第３方向の側面上に、ゲート絶縁膜及びセレクトゲート電極の順番で、前記第３方向に積み重ねられる積層構造を有する。セレクトゲート電極は、第１乃至第ｎの半導体層に跨って形成される。第１乃至第ｋのレイヤー選択トランジスタの各々は、第１乃至第ｎの半導体層のうちの少なくとも１つで常時オンの制御不可能状態であり、残りの少なくとも１つの半導体層でオン／オフが可能である制御可能状態である。
摘要翻译：公开了一种非易失性半导体存储装置，包括：半导体基板，在与半导体基板的表面垂直的第一方向上堆叠并沿第二方向平行延伸的第一至第n存储器串（n表示自然数为两个或更多个）并且第一至第k层选择晶体管（k表示两个或多个的自然数）用于选择第一至第n存储器串中的一个。第一至第k层选择晶体管具有层叠结构，其中栅极绝缘膜和选择栅电极按照所述顺序在第三方向上沿第三方向在第三方向上在第一至第n半导体层的侧面上堆叠。选择栅电极形成为跨越第一至第n半导体层。第一至第k层选择晶体管中的每一个都采用不可控状态，其中晶体管总是导通第一至第n半导体层中的至少一个，以及可控状态，其中晶体管可以导通 / OFF与其余的半导体层中的至少一个。

5. 发明申请

WO2011114502A1 不揮発性半導体記憶装置及びその製造方法审中-公开
标题翻译：非挥发性半导体存储器件及其制造方法
公开(公告)号：WO2011114502A1
公开(公告)日：2011-09-22
申请号：PCT/JP2010/054771
申请日：2010-03-19
申请人：株式会社東芝 , 藤井章輔 , 佐久間究 , 藤木潤 , 木下敦寛
发明人：藤井　章輔 , 佐久間　究 , 藤木　潤 , 木下　敦寛
IPC分类号： H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11551 , H01L27/11519 , H01L27/11521 , H01L27/11565 , H01L27/11578
摘要：　本発明の例に係わる不揮発性半導体記憶装置は、半導体基板（１）と、半導体基板（１）の表面に対して垂直な第１の方向に互いに絶縁されて積み重ねられ、半導体基板（１）の表面に平行な第２の方向に延びる第１乃至第ｎの半導体層（ｎは２以上の自然数）（３ａ，３ｂ，３ｃ，３ｄ）と、第１及び第２の方向に交差する第３方向に垂直な第１乃至第ｎの半導体層（３ａ，３ｂ，３ｃ，３ｄ）の側面に沿って第１の方向に延びる電極（６（１）ｄ）と、第１乃至第ｎの半導体層（３ａ，３ｂ，３ｃ，３ｄ）と電極（６（１）ｄ）との間に配置される第１乃至第ｎの電荷蓄積層（６（１）ｂ）とを備える。第１乃至第ｎの電荷蓄積層（６（１）ｂ）は、第１乃至第ｎの半導体層（３ａ，３ｂ，３ｃ，３ｄ）間において互いに物理的に切り離される。
摘要翻译：非易失性半导体存储装置具备：半导体基板（1）; 在与半导体基板（1）的表面垂直的第一方向上彼此堆叠地层叠的n〜n个半导体层（n为2以上的自然数）（3a，3b，3c，3d）并且在平行于半导体衬底的表面的第二方向上延伸; 电极（6（1）d），其沿与第一和第二方向相交的第三方向垂直的第一至第n半导体层（3a，3b，3c，3d）的侧表面沿第一方向延伸; 以及设置在第一至第N半导体层（（3a，3b，3c，3d）和电极（6（d））之间的第一至第n电荷存储层（6（1）b），第1至第n电荷存储层（6（1）b）在第1至第n个半导体层（3a，3b，3c，3d）之间物理上彼此分离。

6. 发明申请

WO2010109963A1 不揮発性プログラマブルロジックスイッチ审中-公开
标题翻译：非易失性可编程逻辑开关
公开(公告)号：WO2010109963A1
公开(公告)日：2010-09-30
申请号：PCT/JP2010/051799
申请日：2010-02-08
申请人：株式会社東芝 , 萩島大輔 , 木下敦寛 , 松澤一也 , 池上一隆 , 西義史
发明人：萩島　大輔 , 木下　敦寛 , 松澤　一也 , 池上　一隆 , 西　義史
IPC分类号： H01L21/82 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792 , H03K19/173
CPC分类号： H01L29/7881 , G11C16/0408 , H01L27/1052 , H01L27/11521 , H01L27/11526 , H01L27/11546 , H01L27/11807 , H01L29/66825
摘要：［課題］サイズを可及的に小さくすることができる不揮発性プログラマブルロジックスイッチを提供することを可能にする。［解決手段］半導体基板に設けられた素子分離領域１０２と、半導体基板に設けられ素子分離領域によって分離された第１および第２半導体領域１０１ａ、１０１ｂと、第１半導体領域に離間して設けられた第１ソース領域１０ａおよび第１ドレイン領域１０ｂと、第１ソース領域と第１ドレイン領域との間の第１半導体領域上に、第１絶縁膜１０ｃ１、電荷蓄積膜１０ｃ２、第２絶縁膜１０ｃ３、制御ゲート１０ｃ４がこの順序で積層されたゲート１０ｃと、を有するメモリセルトランジスタ１０と、第２半導体領域に離間して設けられた第２ソース領域２０ａおよび第２ドレイン領域２０ｂと、第２ソース領域と第２ドレイン領域との間の第２半導体領域上に設けられた第３絶縁膜２０ｃ１と、第３絶縁膜上に設けられ、第１ドレイン領域と電気的に接続されたゲート電極２０ｃ２と、を有するパストランジスタと、半導体基板に設けられ、第１および第２半導体領域に基板バイアスを印加するための第１導電型の不純物領域８と、を備えている。
摘要翻译：提供了尽可能减小尺寸的非易失性可编程逻辑开关。非易失性可编程逻辑开关设置有：设置在半导体衬底上的元件隔离区域（102）; 通过设置在半导体衬底上的元件隔离区隔离的第一和第二半导体区域（101a，101b）; 具有在第一半导体区域上设置有空间的第一源极区域（10a）和第一漏极区域（10b）的存储单元晶体管（10c）和设置在第一源极区域第一半导体区域和第一漏极区域之间的第一绝缘膜（10c1），电荷累积膜（10c2），第二绝缘膜（10c3）和控制栅极（10c4） ; 具有在第二半导体区域上设置有空间的第二源极区域（20a）和第二漏极区域（20b）的通过晶体管，设置在第二半导体区域之间的第三绝缘膜（20c1）第二源区和第二漏区，以及设置在第三绝缘膜上并与第一漏区电连接的栅电极（20c2）。以及第一导电型杂质区域（8），其设置在半导体衬底上并将衬底偏压施加到第一和第二半导体区域。

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