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31. 发明申请

WO2007128653A1 SPEICHERVORRICHTUNG 审中-公开
标题翻译：存储设备
公开(公告)号：WO2007128653A1
公开(公告)日：2007-11-15
申请号：PCT/EP2007/053706
申请日：2007-04-17
申请人： ROBERT BOSCH GMBH , BRACHERT, Jost , HELLER, Uwe
发明人： BRACHERT, Jost , HELLER, Uwe
IPC分类号： G11C5/14 , G11C16/30
CPC分类号： G11C5/147 , G11C5/143 , G11C16/30
摘要： Eine nichtflüchtige Speichervorrichtung (2) enthält mindestens einen nichtflüchtigen Speicherbaustein (4) und einen elektrischen Puffer (6) zum Puffern einer Vorsorgungsspannung für den mindestens einen nichtflüchtigen Speicherbaustein (4). Ein Mikroprozessor (27) kann mit der Speichervorrichtung (2) parallel oder seriell verbunden sein, oder kann die Speichervorrichtung (2) enthalten.
摘要翻译：一种非易失性存储器装置（2）包含至少一个非易失性存储器块（4）和用于缓冲供应用于所述至少一个非易失性存储器块的电缓冲液（6）（4）。微处理器（27）可以连接在并联或与所述存储装置（2），或（2）可包含存储器装置系列。

32. 发明申请

WO2007106135A2 PRECISION NON-VOLATILE CMOS REFERENCE CIRCUIT 审中-公开
标题翻译：精密非易失性CMOS参考电路
公开(公告)号：WO2007106135A2
公开(公告)日：2007-09-20
申请号：PCT/US2006/036954
申请日：2006-09-21
申请人： CATALYST SEMICONDUCTOR, INC.
发明人： POENARU, Illie, Marian, I. , EFTIMIE, Sabin, A. , GEORGESCU, Sorin, S.
IPC分类号： G11C5/14
CPC分类号： G11C16/30
摘要： A voltage reference circuit provides a reference voltage that can be precisely programmed. The threshold voltage of a first non-volatile memory (NVM) transistor is programmed while coupled in parallel with a reference NVM transistor. During programming, the reference NVM transistor has a floating gate coupled to ground through a first set of capacitors, and coupled to a reference voltage through a second set of capacitors. The program threshold voltage of the first NVM transistor is dependent on the first and second sets of capacitors. The first and reference NVM transistors are then coupled in parallel, and a differential amplifier is used to generate a single-ended reference voltage in response to the programmed threshold voltage of the first NVM transistor. Capacitors can be transferred between the first set and the second set, thereby providing precise adjustment of the single ended reference voltage.
摘要翻译：电压参考电路提供可精确编程的参考电压。第一非易失性存储器（NVM）晶体管的阈值电压被编程，并与参考NVM晶体管并联。在编程期间，参考NVM晶体管具有通过第一组电容器耦合到地的浮置栅极，并通过第二组电容器耦合到参考电压。第一NVM晶体管的编程阈值电压取决于第一组和第二组电容器。然后第一和参考NVM晶体管并联耦合，并且差分放大器用于响应于第一NVM晶体管的编程阈值电压而产生单端参考电压。电容器可以在第一组和第二组之间传输，从而提供单端参考电压的精确调整。

33. 发明申请

WO2007069322A1 半導体装置およびその制御方法审中-公开
标题翻译：半导体器件及其控制方法
公开(公告)号：WO2007069322A1
公开(公告)日：2007-06-21
申请号：PCT/JP2005/023021
申请日：2005-12-15
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 矢野勝 , 黒崎一秀 , 坂下基匡
发明人：矢野勝 , 黒崎一秀 , 坂下基匡
IPC分类号： G11C16/06 , G11C16/04
CPC分类号： G11C16/0483 , G11C5/02 , G11C5/06 , G11C7/18 , G11C16/0408 , G11C16/0491 , G11C16/24 , G11C16/30
摘要：本発明は、不揮発性メモリセル（１２）を有するメモリセルアレイ（１０）と、メモリセルを構成するトランジスタのソース・ドレインと第１電源と接続するＤＡＴＡＢとを接続または非接続するための第１選択回路（２０）と、ソース・ドレインと第２電源と接続するＡＲＶＳＳとを接続または非接続するための第２選択回路（３０）と、を有し、第１選択回路と第２選択回路はメモリセルアレイを挟み反対側に設けられている半導体装置およびその制御方法である。
摘要翻译：一种半导体器件包括具有非易失性存储单元（12）的存储单元阵列（10），用于连接或断开与构成存储单元的晶体管的源极/漏极连接或连接到DATAB的第一选择电路（20）第一电源以及用于连接或断开连接到第二电源的ARVSS的源极/漏极的第二选择电路（30）。第一选择电路和第二选择电路布置在不同的侧面，以夹持存储单元阵列。还公开了半导体控制方法。

34. 发明申请

WO2006067853A1 記憶装置のバイアス印加方法、および記憶装置审中-公开
标题翻译：存储和存储的BIAS应用方法
公开(公告)号：WO2006067853A1
公开(公告)日：2006-06-29
申请号：PCT/JP2004/019329
申请日：2004-12-24
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 加藤健太 , 古山孝昭
发明人：加藤健太 , 古山孝昭
IPC分类号： G11C29/00
CPC分类号： G11C29/1201 , G11C5/14 , G11C16/08 , G11C16/16 , G11C16/30 , G11C29/50004 , G11C29/82 , G11C2029/5006
摘要：　（ステップ１）において、全てのタテ列Ｚ１（０）乃至Ｚ１（２）に対して印加制御（ＯＮ）とされ、ヨコ列については、不良セクターの存在するヨコ列Ｚ２（０）に対して非印加制御（ＯＦＦ）、その他のヨコ列Ｚ２（１）、Ｚ２（２）に対して印加制御（ＯＮ）とされる。ヨコ列Ｚ２（１）、Ｚ２（２）のセクターについて電圧ストレスが印加されアクセス動作が行われる。（ステップ２）では、タテ列において、不良セクターの存在するＺ１（１）に対して非印加制御（ＯＦＦ）とされ、その他のタテ列Ｚ１（０）、Ｚ１（２）に対して印加制御（ＯＮ）とされる。ヨコ列については、不良セクターの存在するＺ２（０）に対して印加制御（ＯＮ）とされ、その他のヨコ列Ｚ２（１）、Ｚ２（２）に対して非印加制御（ＯＦＦ）とされる。２ステップで不良セクター以外のセクターに対してそれぞれ１回電圧ストレスを印加することができる。
摘要翻译：在（步骤1），对所有列（Z1（0）〜Z1（2））进行应用控制（ON），具有故障扇区的行（Z2（0））经受不应用控制（OFF），并且其他行（Z2（1）和Z2（2））进行应用控制（ON）。对行（Z2（1）和Z2（2））的扇区施加电压应力，并执行访问操作。在（步骤2）中，对具有故障扇区的列（Z1（1））进行不适用控制（OFF），对其他列（Z1（0），Z1（2））进行应用控制（ON）。对于这些行，具有故障扇区的行（Z2（0））进行应用控制（ON），其他行（Z2（1）和Z2（2））经受不应用控制（OFF）。在两个步骤中，电压应力可以应用于除了故障扇区之外的每个扇区。

35. 发明申请

WO2006058134A2 METHOD AND SYSTEM FOR REGULATING A PROGRAM VOLTAGE VALUE DURING MULTILEVEL MEMORY DEVICE PROGRAMMING 审中-公开
标题翻译：用于在多个存储器件编程期间调节程序电压值的方法和系统
公开(公告)号：WO2006058134A2
公开(公告)日：2006-06-01
申请号：PCT/US2005042570
申请日：2005-11-23
申请人： ATMEL CORP , FRULIO MASSIMILIANO , BARTOLI SIMONE , MANFRE DAVID , SACCO ANDREA
发明人： FRULIO MASSIMILIANO , BARTOLI SIMONE , MANFRE DAVID , SACCO ANDREA
IPC分类号： G11C16/04
CPC分类号： G11C16/12 , G11C5/145 , G11C11/5628 , G11C16/04 , G11C16/30 , G11C16/3459 , G11C29/02 , G11C29/021 , G11C29/028
摘要： Regulating a program voltage value during multilevel memory device programming includes utilizing a program path duplicate in an output pump regulator circuit. Further, the output pump regulator circuit is utilized to provide a regulated program voltage for memory cell programming, the regulated program voltage correcting for a program path voltage drop and compensating for temperature variation.
摘要翻译：在多级存储器件编程期间调节编程电压值包括在输出泵调节器电路中使用程序路径副本。此外，输出泵调节器电路用于提供用于存储器单元编程的调节编程电压，用于编程路径电压降的校准编程电压并补偿温度变化。

36. 发明申请

WO2006025208A1 半導体装置及びワード線昇圧方法审中-公开
标题翻译：半导体器件和字线引导方法
公开(公告)号：WO2006025208A1
公开(公告)日：2006-03-09
申请号：PCT/JP2005/014812
申请日：2005-08-12
申请人：スパンションエルエルシー , Spansion Japan株式会社 , 北崎和宏 , 黒崎一秀
发明人：北崎和宏 , 黒崎一秀
IPC分类号： G11C16/30
CPC分类号： H02M3/07 , G11C5/145 , G11C8/08 , G11C16/08 , G11C16/12 , G11C16/30
摘要：　本発明の半導体装置は、選択されたワード線（ＷＬ）を電源電圧よりも高い所定電圧に昇圧するブースタ回路２０と、昇圧されたワード線（ＷＬ）の電圧を所定電圧に保持するチャージポンプ回路２３とを備えている。ブースタ回路２０による昇圧は、時間の経過と共に電圧レベルが低下するがチャージポンプ回路２３を設けてワード線の電圧を保持することで、ワード線のレベルダウンを防ぎ、メモリセルへの書き込みや読み出しを正しく行うことができる。
摘要翻译：半导体器件设置有用于将所选字线（WL）升压到高于电源电压的规定电压的升压电路（20），以及用于维持升压字的电压的电荷泵电路（23）线（WL）处于规定电压。虽然升压电路（20）的升压允许电压电平随着时间的推移而下降，但是通过提供电荷泵电路（23）可以通过维持字线的电压来防止字线电平下降，以及可以正确地执行与存储单元的写入和读取。

37. 发明申请

WO2005041107A3 A METHOD CIRCUIT AND SYSTEM FOR DETERMINING A REFERENCE VOLTAGE 审中-公开
标题翻译：一种确定参考电压的方法电路和系统
公开(公告)号：WO2005041107A3
公开(公告)日：2005-12-08
申请号：PCT/IL2004000982
申请日：2004-10-27
申请人： SAIFUN SEMICONDUCTORS LTD , COHEN GUY
发明人： COHEN GUY
IPC分类号： G06F11/10 , G06K20060101 , G11C7/00 , G11C7/02 , G11C11/56 , G11C16/04 , G11C16/06 , G11C16/28 , G11C16/30 , G11C16/34 , G11C17/00 , G11C29/00 , G11C29/24 , G11C29/50
CPC分类号： G11C11/5642 , G06F11/1008 , G11C16/28 , G11C16/30 , G11C16/3436 , G11C29/24 , G11C29/50 , G11C2029/0409 , G11C2029/5004 , G11C2211/5634
摘要： The present invention is a method, circuit and system for determining a reference voltage. Some embodiments of the present invention relate to a system, method and circuit for establishing a set of operating reference cells to be used in operating (e.g. reading) cells in an NVM block or array. As part of the present invention, at least a subset of cells of the NVM block or array may be read using each of two or more sets of test reference cells, where each set of test reference cells may generate or otherwise provide reference voltages at least slightly offset from each other set of test reference cells. For each set of test reference cells used to read the at least a subset of the NVM block, a read error rate may be calculated or otherwise determined. A set of test reference cells associated with a relatively low read error rate may be selected as the set of operating reference cells to be used in operating (e.g. reading) other cells, outside the subset of cells, in the NVM block or array. In a further embodiment, the selected set of test reference cells may be used to establish an operating set of reference cells having reference voltages substantially equal to those of the selected test set.
摘要翻译：本发明是用于确定参考电压的方法，电路和系统。本发明的一些实施例涉及用于建立在NVM块或阵列中操作（例如读取）单元中使用的一组操作参考单元的系统，方法和电路。作为本发明的一部分，可以使用两组或更多组测试参考单元中的每一个读取NVM块或阵列的至少一个单元子集，其中每组测试参考单元可以生成或以其他方式提供参考电压从每组其他测试参考单元略微偏移。对于用于读取NVM块的至少一个子集的每组测试参考单元，可以计算或以其他方式确定读取错误率。可以选择与相对低的读取错误率相关联的一组测试参考单元作为在NVM块或阵列中操作（例如读取）位于单元子集外部的其他单元的一组操作参考单元。在进一步的实施例中，选定的一组测试参考单元可以用于建立具有基本上等于所选测试集的参考电压的参考电压的操作集合。

38. 发明申请

WO2004100216B1 A NON-VOLATILE MEMORY HAVING A BIAS ON THE SOURCE ELECTRODE FOR HCI PROGRAMMING 审中-公开
标题翻译：用于HCI编程的源极上具有偏置的非易失性存储器
公开(公告)号：WO2004100216B1
公开(公告)日：2005-03-10
申请号：PCT/US2004011870
申请日：2004-04-16
申请人： FREESCALE SEMICONDUCTOR INC , CHOY JON S , CHINDALORE GOWRISHANKAR
发明人： CHOY JON S , CHINDALORE GOWRISHANKAR
IPC分类号： G11C11/34 , G11C16/04 , G11C16/10 , G11C16/30 , H01L20060101
CPC分类号： G11C16/10 , G11C16/30
摘要： Each cell (60, 62, 64, 66) of a memory (10) is programmed by first using a source bias that is typically effective for programming the cells (60-66). If a cell (60-66) is not successfully programmed in the first attempt, that is typically because a number of cells (60-66) on the same column (74, 78) as that of the cell (60-66) that did not successfully program have a relatively low threshold voltage, a low enough threshold voltage that these memory cells (60-66) are biased, even with grounded gates, to be conductive. The vast majority of the cells (60-66) do not have this problem, but it is common for there to be a few memory cells (60-66) that do have this low threshold voltage characteristic. To overcome this, a different source bias is applied during subsequent programming attempts. Thus, the vast majority of the cells (60-66) are programmed at the faster programming condition, and only the few that need it are programmed using the slower approach.
摘要翻译：通过首先使用通常对编程单元（60-66）有效的源偏置来对存储器（10）的每个单元（60,62,64,66）进行编程。如果细胞（60-66）在第一次尝试中没有成功编程，那通常是因为与细胞（60-66）相同的列（74,78）上的多个细胞（60-66）没有成功地编程具有相对低的阈值电压，足够低的阈值电压使得这些存储器单元（60-66）甚至具有接地的栅极是有偏导的。绝大多数的单元格（60-66）没有这个问题，但是通常有几个存在这样低阈值电压特性的存储单元（60-66）。为了克服这一点，在随后的编程尝试期间应用不同的源偏置。因此，绝大多数的单元格（60-66）被编程在更快的编程条件下，只有少数需要使用的单元格使用较慢的编程方式编程。

39. 发明申请

WO2004046902A2 AUTOMATIC POWER SAVINGS STAND-BY CONTROL FOR NON-VOLATILE MEMORY 审中-公开
标题翻译：自动节能非易失性存储器的待机控制
公开(公告)号：WO2004046902A2
公开(公告)日：2004-06-03
申请号：PCT/US2003/034233
申请日：2003-10-29
申请人： INTEL CORPORATION
发明人： HAID, Christopher , CARRIERI, Enrico
IPC分类号： G06F1/32
CPC分类号： G06F1/3225 , G06F1/3275 , G11C16/30 , G11C2207/2227 , Y02D10/14 , Y02D50/20
摘要： A non-volatile memory array such as a flash memory array may include a power savings circuit to control a stand-by mode of the non-volatile memory array. The power savings circuit may cause a placement of the non-volatile memory array into a stand-by mode in the absence of activity on at least one or more inputs of the non-volatile memory array. Power may be saved automatically without processor intervention by reducing the operating current of the non-volatile memory array. The automatic power savings circuit may provide a chip enable output to an input of stand-by circuitry to control the operation of the standby circuitry without requiring an explicit stand-by command from a processor.
摘要翻译：诸如闪存阵列的非易失性存储器阵列可以包括用于控制非易失性存储器阵列的待机模式的功率节省电路。在非易失性存储器阵列的至少一个或多个输入上没有活动的情况下，省电电路可能导致将非易失性存储器阵列置于备用模式。通过减少非易失性存储器阵列的工作电流，可以自动保存功率，无需处理器干预。自动省电电路可以向待机电路的输入提供芯片使能输出，以控制备用电路的操作，而不需要来自处理器的明确的待机命令。

40. 发明申请

WO2004042739A1 METHOD AND APPARATUS FOR PROGRAMMING AND TESTING A NONVOLATILE MEMORY CELL FOR STORING MULTIBIT STATES 审中-公开
标题翻译：用于编程和测试用于存储多个状态的非易失性存储器单元的方法和装置
公开(公告)号：WO2004042739A1
公开(公告)日：2004-05-21
申请号：PCT/US2003/034720
申请日：2003-10-31
申请人： SILICON STORAGE TECHNOLOGY, INC.
发明人： FRAYER, Jack, E.
IPC分类号： G11C16/04
CPC分类号： G11C29/50004 , G11C11/5628 , G11C16/04 , G11C16/12 , G11C16/30 , G11C16/3454 , G11C29/50
摘要： The present invention is a method and apparatus to program and/or to test a non-volatile memory cell to be programmed into a plurality of bit states (with each bit state having two states). More particularly, the method rapidly programs or tests such a cell by hard programming the cell when the cell is to be programmed into a state which permits the minimal amount of current to flow in the channel. The charge pump integral with the memory device is capable of generating two types of pulses: a small incremental pulse, and a “hard” pulse, which is used only if the cell is to be programmed into the fully programmed state. For the states between fully programmed and fully erased, the incremental pulse is used to incrementally program the cell.
摘要翻译：本发明是一种编程和/或测试要编程为多个位状态（每个位状态具有两种状态）的非易失性存储单元的方法和装置。更具体地说，该方法通过对单元进行硬编程来快速地对单元进行编程或测试，当单元被编程到允许最小量的电流在通道中流动的状态时。与存储器件集成的电荷泵能够产生两种类型的脉冲：小增量脉冲和“硬”脉冲，仅在将单元编程为完全编程状态时才使用。对于完全编程和完全擦除之间的状态，增量脉冲用于增量编程单元。

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