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21. 发明申请

WO2008075488A1 横型接合型電界効果トランジスタ审中-公开
标题翻译：横向连接场效应晶体管
公开(公告)号：WO2008075488A1
公开(公告)日：2008-06-26
申请号：PCT/JP2007/068345
申请日：2007-09-21
申请人：住友電気工業株式会社 , 増田健良 , 並川靖生
发明人：増田健良 , 並川靖生
IPC分类号： H01L21/337 , H01L29/417 , H01L29/808
CPC分类号： H01L29/808 , H01L21/048 , H01L29/1066 , H01L29/1608 , H01L29/2003 , H01L29/66901
摘要：　ｐ - エピタキシャル層（３）上に、ｎ型エピタキシャル層（４）とゲート領域（５）とが順に形成されている。ゲート電極（１２ａ）はゲート領域（５）に電気的に接続され、ソース電極（１２ｂ）およびドレイン電極（１２ｃ）は、ゲート電極（１２ａ）を挟むように互いに間隔を置いて配されている。制御電極（１２ｄ）は、オフ動作時においてｐ - エピタキシャル層（３）とｎ型エピタキシャル層（４）とが逆バイアス状態となるような電圧をｐ - エピタキシャル層（３）に印加するためのものである。
摘要翻译：在p型 - 外延层（3）上，顺序地叠置有n型外延层（4）和栅极区（5）。栅电极（12a）电连接到栅极区（5），源极电极（12b）和漏电极（12c）之间具有间隔，以便插入栅电极（12a）。控制电极（12d）用于施加到p型超导型外延层（3）的电压，使得在关断操作中，p + 层（3）和n型外延层（4）处于反向偏压状态。

22. 发明申请

WO2007146872A2 SCALABLE PROCESS AND STRUCTURE FOR JFET FOR SMALL AND DECREASING LINE WIDTHS 审中-公开
标题翻译：用于小型和降低线宽度的JFET的可扩展过程和结构
公开(公告)号：WO2007146872A2
公开(公告)日：2007-12-21
申请号：PCT/US2007070864
申请日：2007-06-11
申请人： DSM SOLUTIONS INC , VORA MADHUKAR , KAPOOR ASHOK KUMAR
发明人： VORA MADHUKAR , KAPOOR ASHOK KUMAR
IPC分类号： H01L31/111 , H01L29/423 , H01L29/74 , H01L29/80
CPC分类号： H04L7/0337 , H01L21/2257 , H01L21/76816 , H01L21/76897 , H01L29/66901 , H01L29/808 , H01L2924/0002 , H03L7/0812 , H04L7/0037 , H01L2924/00
摘要： A scalable device structure and process for forming a normally off JFET with 45 NM linewidths or less. The contacts to the source, drain and gate areas are formed by forming a layer of oxide of a thickness of less than 1000 angstroms, and, preferably 500 angstroms or less on top of the substrate. A nitride layer is formed on top of the oxide layer and holes are etched for the source, drain and gate contacts. A layer of polysilicon is then deposited so as to fill the holes and the polysilicon is polished back to planarize it flush with the nitride layer. The polysilicon contacts are then implanted with the types of impurities necessary for the channel type of the desired transistor and the impurities are driven into the semiconductor substrate below to form source, drain and gate regions.
摘要翻译：用于形成45 N线宽以下的常闭JFET的可扩展器件结构和工艺。源极，漏极和栅极区域的触点通过在基板的顶部上形成厚度小于1000埃，优选为500埃或更小的氧化物层来形成。在氧化物层的顶部形成氮化物层，蚀刻用于源极，漏极和栅极接触的孔。然后沉积多晶硅层以填充孔，并且将多晶硅抛光回去以使其与氮化物层齐平。然后将多晶硅触点注入所需晶体管的沟道类型所需的杂质类型，并将杂质驱动到下面的半导体衬底中以形成源极，漏极和栅极区域。

23. 发明申请

WO2007146734A2 SELF ALIGNED GATE JFET STRUCTURE AND METHOD 审中-公开
标题翻译：自对准栅极晶体管结构和方法
公开(公告)号：WO2007146734A2
公开(公告)日：2007-12-21
申请号：PCT/US2007/070589
申请日：2007-06-07
申请人： DSM SOLUTIONS, INC. , KAPOOR, Ashok, Kumar
发明人： KAPOOR, Ashok, Kumar
IPC分类号： H01L31/112
CPC分类号： H01L29/808 , H01L29/1066 , H01L29/41775 , H01L29/66901
摘要： A JFET integrated onto a substrate having a semiconductor layer at least and having source and drain contacts over an active area and made of first polysilicon (or other conductors such as refractive metal or suicide) and a self-aligned gate contact made of second polysilicon which has been polished back to be flush with a top surface of a dielectric layer covering the tops of the source and drain contacts. The dielectric layer preferably has a nitride cap to act as a polish stop. In some embodiments, nitride covers the entire dielctric layer covering the source and drain contacts as well as the field oxide region defining an active area for said JFET. An embodiment with an epitaxially grown channel region formed on the surface of the substrate is also disclosed.
摘要翻译：集成在具有至少半导体层并且在有源区上具有源极和漏极接触并由第一多晶硅（或诸如折射金属或硅化物的其它导体）和由第二多晶硅制成的自对准栅极接触制成的基底的JFET，已经被抛光回与覆盖源极和漏极接触顶部的电介质层的顶表面齐平。电介质层优选具有用作抛光停止的氮化物盖。在一些实施例中，氮化物覆盖覆盖源极和漏极接触以及限定用于所述JFET的有源区域的场氧化物区域的整个电荷层。还公开了在衬底的表面上形成的外延生长沟道区的实施例。

24. 发明申请

WO2007142937A2 HIGH-VOLTAGE BIPOLAR-CMOS-DMOS INTEGRATED CIRCUIT DEVICES AND MODULAR METHODS OF FORMING THE SAME 审中-公开
标题翻译：高压双极性CMOS-DMOS集成电路器件及其形成的模块化方法
公开(公告)号：WO2007142937A2
公开(公告)日：2007-12-13
申请号：PCT/US2007/012686
申请日：2007-05-30
申请人： ADVANCED ANALOGIC TECHNOLOGIES, INC. , WILLIAMS, Richard, K. , DISNEY, Donald, Ray , CHEN, Jun-Wei , CHAN, Wai, Tien , RYU, HyungSik
发明人： WILLIAMS, Richard, K. , DISNEY, Donald, Ray , CHEN, Jun-Wei , CHAN, Wai, Tien , RYU, HyungSik
CPC分类号： H01L29/0847 , H01L21/761 , H01L21/823462 , H01L21/823481 , H01L21/823493 , H01L21/8249 , H01L27/0623 , H01L27/088 , H01L27/098 , H01L29/0696 , H01L29/0878 , H01L29/0886 , H01L29/1045 , H01L29/105 , H01L29/1083 , H01L29/1087 , H01L29/402 , H01L29/42368 , H01L29/456 , H01L29/4933 , H01L29/66106 , H01L29/66659 , H01L29/66704 , H01L29/66901 , H01L29/7825 , H01L29/7835 , H01L29/808 , H01L29/866 , H01L2924/0002 , H01L2924/00
摘要： All low-temperature processes are used to fabricate a variety of semiconductor devices in a substrate the does not include an epitaxial layer. The devices include a non-isolated lateral DMOS, a non-isolated extended drain or drifted MOS device, a lateral trench DMOS, an isolated lateral DMOS, JFET and depletion-mode devices, and P-N diode clamps and rectifiers and junction terminations. Since the processes eliminate the need for high temperature processing and employ "as-implanted" dopant profiles, they constitute a modular architecture which allows devices to be added or omitted to the IC without the necessity of altering the processes used to produce the remaining devices.
摘要翻译：所有低温工艺都用于制造不包括外延层的衬底中的各种半导体器件。这些器件包括非隔离横向DMOS，非隔离扩展漏极或漂移MOS器件，横向沟槽DMOS，隔离的横向DMOS，JFET和耗尽型器件以及P-N二极管钳位和整流器和结终端。由于该工艺消除了对高温处理的需要并采用“植入式”掺杂剂分布，所以它们构成了模块化结构，其允许将器件添加或省略到IC中，而无需改变用于产生剩余器件的工艺。

25. 发明申请

WO1994028577A2 INTEGRATED CIRCUIT METHOD FOR AND STRUCTURE WITH NARROW LINE WIDTHS 审中-公开
标题翻译：集成电路方法和结构与窄线宽度
公开(公告)号：WO1994028577A2
公开(公告)日：1994-12-08
申请号：PCT/US1994005880
申请日：1994-05-20
申请人： HARRIS CORPORATION
发明人： HARRIS CORPORATION , DELGADO, Jose, Avelino , GAUL, Stephen, Joseph
IPC分类号： H01L00/00
CPC分类号： H01L29/66606 , H01L21/0337 , H01L21/32139 , H01L29/1058 , H01L29/1066 , H01L29/41775 , H01L29/42376 , H01L29/66272 , H01L29/66901 , H01L29/7833 , H01L29/808 , Y10S438/981
摘要： In a sub-micron line width process, a first layer of polysilicon (13) is patterned into lines (1, 2) spaced a predetermined distance. An oxide layer (11) is deposited. A second layer of polysilicon (14) is deposited on the insulating layer. A gate contact (19) or emitter contact (35) is formed from the second polysilicon layer (14). The gate (19) or emitter (35) is spaced from the lines (1, 2) a distance approximately equal to the thickness of the second polysilicon layer (14).
摘要翻译：在亚微米线宽工艺中，将第一层多晶硅（13）图案化成间隔预定距离的线（1,2）。沉积氧化物层（11）。第二层多晶硅（14）沉积在绝缘层上。栅极触点（19）或发射极触点（35）由第二多晶硅层（14）形成。栅极（19）或发射极（35）与线（1,2）间隔开大约等于第二多晶硅层（14）的厚度。

26. 发明申请

WO1993003503A1 HIGH FREQUENCY JFET AND METHOD FOR FABRICATING THE SAME 审中-公开
标题翻译：高频JFET及其制造方法
公开(公告)号：WO1993003503A1
公开(公告)日：1993-02-18
申请号：PCT/US1992006182
申请日：1992-07-29
申请人： MICROWAVE TECHNOLOGY, INC.
发明人： MICROWAVE TECHNOLOGY, INC. , COGAN, Adrian, I. , THORNTON, Neill, R.
IPC分类号： H01L29/80
CPC分类号： H01L29/408 , H01L21/31155 , H01L29/0619 , H01L29/1066 , H01L29/66901 , H01L29/8083
摘要： The junction field effect transistors (JFETs) of this invention have improved breakdown voltage capability, reduced on-resistance and improved overdrive capability. The on-resistance of JFET (2000) is decreased by ion-implanting an insulating layer (2006A, 2006B, 2006C, 2016D) covering a layer (2002) that contains source (2005) and gate (2003, 2004) regions of the unipolar transistor. To improve the overdrive capability of a JFET (2000) a region of conductivity (2015) opposite to the conductivity of gate region (2003) is formed in the gate region of the transistor. The second junction in gate region (2003) of this invention prevents the gate-to-source junction from becoming forward biaised until higher gate voltages are applied and thereby provides increased overdrive capability. A new method is used to form a guard ring (2050, 2051) surrounding the active area of a JFET (2000). JFET (2000) formed using this method has a guard ring (2050, 2051) of a second conductivity type extending a first distance D1 into a layer (2002) having a first conductivity type and a gate region of the second conductivity type extending a second distance D2 into layer (2002).
摘要翻译：本发明的结型场效应晶体管（JFET）具有改进的击穿电压能力，降低的导通电阻和改进的过驱动能力。通过离子注入绝缘层（2006A，2006B，2006C，2016D），JFET（2000）的导通电阻降低，覆盖层（2002），其包含源（2005）和门（2003,2004）单极区晶体管。为了提高JFET（2000）的过驱动能力，在晶体管的栅极区域中形成与栅极区域（2003）的导电性相反的导电区域（2015）。本发明的栅极区域（2003）中的第二结结构防止了栅极 - 源极结转变成直到更高的栅极电压施加，从而提供了增加的过驱动能力。使用新的方法形成围绕JFET（2000）的有源区的保护环（2050,2051）。使用该方法形成的JFET（2000）具有第二导电类型的保护环（2050,2051），其将第一距离D1延伸到具有第一导电类型的层（2002）中，并且第二导电类型的栅极区域延伸第二导电类型距离D2到层（2002）。

27. 发明申请

WO2016010515A1 SOLID-SOURCE DIFFUSED JUNCTION FOR FIN-BASED ELECTRONICS 审中-公开
标题翻译：用于基于电子电路的固体扩散接头
公开(公告)号：WO2016010515A1
公开(公告)日：2016-01-21
申请号：PCT/US2014/046525
申请日：2014-07-14
申请人： INTEL CORPORATION
发明人： HAFEZ, Walid M. , JAN, Chia-Hong
IPC分类号： H01L29/786 , H01L21/336
CPC分类号： H01L29/0649 , H01L27/098 , H01L29/0657 , H01L29/404 , H01L29/66166 , H01L29/66803 , H01L29/66901 , H01L29/808 , H01L29/8605
摘要： A solid source-diffused junction is described for fin-based electronics. In one example, a fin is formed on a substrate. A glass of a first dopant type is deposited over the substrate and over a lower portion of the fin. A glass of a second dopant type is deposited over the substrate and the fin. The glass is annealed to drive the dopants into the fin and the substrate. The glass is removed and a first and a second contact are formed over the fin without contacting the lower portion of the fin.
摘要翻译：对于基于鳍的电子器件描述了固体源极扩散结。在一个示例中，在基板上形成翅片。第一掺杂剂类型的玻璃沉积在衬底上并且在鳍的下部上方。在衬底和鳍上沉积一层第二掺杂剂类型。将玻璃退火以将掺杂剂驱动到翅片和基底中。去除玻璃并且在翅片之上形成第一和第二接触件，而不接触翅片的下部。

28. 发明申请

WO2016000600A1 结型场效应晶体管及其制造方法审中-公开
公开(公告)号：WO2016000600A1
公开(公告)日：2016-01-07
申请号：PCT/CN2015/082761
申请日：2015-06-30
申请人：无锡华润上华半导体有限公司
发明人：韩广涛 , 孙贵鹏
IPC分类号： H01L29/808 , H01L21/337
CPC分类号： H01L29/7831 , H01L29/0607 , H01L29/0623 , H01L29/0649 , H01L29/1045 , H01L29/105 , H01L29/1066 , H01L29/1083 , H01L29/408 , H01L29/4238 , H01L29/47 , H01L29/4916 , H01L29/66484 , H01L29/66681 , H01L29/66901 , H01L29/782 , H01L29/808
摘要：本发明涉及一种结型场效应晶体管，包括衬底（10），衬底内的埋层，埋层上的第一阱区（32）和第二阱区（34），第一阱区（32）内的源极引出区（50）、漏极引出区（60）、第一栅极引出区（42），以及第二阱区（34）内的第二栅极引出区（44）；所述第一阱区的（32）表面设有肖特基结面（70），所述肖特基结面（70）位于所述第一栅极引出区（42）和所述漏极引出区（60）之间，并通过隔离结构与所述第一栅极引出区（42）和漏极引出区（60）进行隔离。本发明还涉及一种结型场效应晶体管的制造方法。

29. 发明申请

WO2012096070A1 炭化珪素半導体装置の製造方法审中-公开
标题翻译：硅碳化硅半导体器件制造工艺
公开(公告)号：WO2012096070A1
公开(公告)日：2012-07-19
申请号：PCT/JP2011/077799
申请日：2011-12-01
申请人：住友電気工業株式会社 , 山田俊介
发明人：山田　俊介
IPC分类号： H01L21/28 , H01L21/336 , H01L21/337 , H01L29/12 , H01L29/78 , H01L29/808
CPC分类号： H01L29/7802 , H01L21/046 , H01L21/0485 , H01L29/1608 , H01L29/45 , H01L29/66068 , H01L29/66901 , H01L29/808
摘要：　基板面（１２Ｂ）を有する炭化珪素基板（１０）が準備される。基板面（１２Ｂ）の一部を覆うように絶縁膜（１５）が形成される。絶縁膜（１５）に接触するように基板面（１２Ｂ）上にコンタクト電極（１６）が形成される。コンタクト電極（１６）はＡｌ、ＴｉおよびＳｉ原子を含有する。コンタクト電極（１６）は、Ｓｉ原子およびＴｉ原子の少なくともいずれかと、Ａｌ原子とを含有する合金から作られた合金膜（５０）を含む。炭化珪素基板（１０）とコンタクト電極（１６）とがオーミックに接続されるようにコンタクト電極（１６）がアニールされる。これにより、Ａｌ原子を有するコンタクト電極が用いられる場合において、絶縁膜の絶縁信頼性を向上させることができる。
摘要翻译：提供具有基板表面（12B）的碳化硅基板（10）。绝缘膜（15）形成为覆盖基板表面（12B）的一部分。接触电极（16）形成在基板表面（12B）上以与绝缘膜（15）接触。接触电极（16）含有Al原子，Ti原子和Si原子。接触电极（16）含有由含有Si原子，Ti原子和Al原子中的至少任一种的合金构成的合金膜（50）。接触电极（16）以使得碳化硅衬底（10）和接触电极（16）彼此欧姆连接的方式进行退火。由于这种结构，在使用包含Al原子的接触电极的情况下，可以提高绝缘膜的绝缘可靠性。

30. 发明申请

WO2012066820A1 炭化珪素半導体装置审中-公开
标题翻译：硅碳化硅半导体器件
公开(公告)号：WO2012066820A1
公开(公告)日：2012-05-24
申请号：PCT/JP2011/066094
申请日：2011-07-14
申请人：住友電気工業株式会社 , 藤川一洋
发明人：藤川　一洋
IPC分类号： H01L21/337 , H01L21/205 , H01L29/808
CPC分类号： H01L29/1608 , H01L21/02378 , H01L21/02529 , H01L21/02609 , H01L21/0262 , H01L29/0843 , H01L29/402 , H01L29/66068 , H01L29/66901 , H01L29/808
摘要：　従来よりオン抵抗が低くかつ高い耐圧を有する炭化珪素半導体装置を提供する。この発明に従ったＪＦＥＴ（１０）は、ｎ型基板（１１）と、ｐ型層（２、１２）と、ｎ型層（１３）と、ソース領域（１５）と、ドレイン領域（１７）と、ゲート領域（１６）とを備える。ｎ型基板（１１）は、{０００１}面に対するオフ角が３２°以上である主表面（１１Ａ）を有し、炭化珪素（ＳｉＣ）からなる。ｐ型層（２、１２）は、ｎ型基板（１１）の主表面（１１Ａ）上に形成され、導電型がｐ型である。ｎ型層（１３）は、ｐ型層（２、１２）上に形成され、導電型がｎ型である。ソース領域（１５）およびドレイン領域（１７）は、ｎ型層（１３）において、互いに間隔を隔てて形成され、導電型がｎ型である。ゲート領域（１６）は、ｎ型層（１３）において、ソース領域（１５）とドレイン領域（１７）との間の領域に形成され、導電型がｐ型である。
摘要翻译：与传统的碳化硅半导体器件相比，具有较低的导通电阻和较高的耐受电压的碳化硅半导体器件。根据本发明的JFET（10）具有n型衬底（11），p型层（2,12），n型层（13），源极区（15），漏极区域（17）和栅极区域（16）。 n型衬底（11）由碳化硅（SiC）形成，并且具有相对于{0001}面具有32°或更大偏离角的主表面（11A）。 p型层（2,12）形成在n型衬底（11）的主表面（11A）上，并具有p型导电性。 n型层（13）形成在p型层（2,12）上并具有n型导电性。源极区域（15）和漏极区域（17）形成在n型层（13）中，并且具有n型导电性。栅区（16）形成在源区（15）和漏区（17）之间的n型层（13）中，具有p型导电性。

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