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11. 发明申请

WO1998012706A1 DEVICE AND METHOD FOR TESTING INTEGRATED CIRCUIT DICE IN AN INTEGRATED CIRCUIT MODULE 审中-公开
标题翻译：用于在集成电路模块中测试集成电路的装置和方法
公开(公告)号：WO1998012706A1
公开(公告)日：1998-03-26
申请号：PCT/US1997014564
申请日：1997-08-20
申请人： MICRON TECHNOLOGY, INC.
发明人： MICRON TECHNOLOGY, INC. , FARNWORTH, Warren, M. , WARK, James, M. , NELSON, Eric, S. , DUESMAN, Kevin, G.
IPC分类号： G11C29/00
CPC分类号： H01L22/22 , G01R31/2884 , G11C29/46 , G11C29/785 , G11C29/80 , G11C29/808 , H01L2224/48091 , H04J2203/0062 , H01L2924/00014
摘要： An IC module (20), such as a Multi-Chip Module (MCM), includes multiple IC (12) dice each having a test mode enable bond pad (30), such as an output enable pad. A fuse incorporated into the MCM's substrate connects each dice's test mode enable pad to one of the MCM's no-connection (N/C) pins, and a resistor incorporated into the substrate connects the test mode enable pads to one of the MCM's reference voltage pins. By applying a supply voltage to the test mode enable pads through the N/C pin, a test mode is initiated in the dice. Once testing is complete, the fuse may be blown, and a reference voltage applied to the test mode enable pads through the reference voltage pins and the resistor disables the test mode in the dice and initiates an operational mode. As a result, dice packaged in IC modules may be tested after packaging. A method for performing such testing once the test mode has been initiated and for repairing any failing elements found during testing, includes providing test signals to the dice, receiving response signals from the dice, evaluating the response signals to identify any failing elements in the dice, programming the failing elements addresses into anti-fuses in the dice with a programming voltage, confirming that the addresses are programmed by determining the resistance of the anti-fuses, re-testing the dice, receiving response signals from the re-tested dice, and evaluating the response signals to confirm all repairs.
摘要翻译：诸如多芯片模块（MCM）的IC模块（20）包括多个具有测试模式使能接合焊盘（30）的IC（12）芯片，诸如输出使能焊盘。集成到MCM基板中的保险丝将每个骰子的测试模式使能焊盘连接到MCM的无连接（N / C）引脚之一，并且连接到衬底中的电阻将测试模式使能焊盘连接到MCM的参考电压引脚之一。通过向测试模式使能焊盘通过N / C引脚施加电源电压，在骰子中启动测试模式。一旦测试完成，保险丝可能会被熔断，并且施加到测试模式的参考电压使得焊盘能够通过参考电压引脚，并且电阻器将禁用骰子中的测试模式并启动操作模式。因此，封装在IC模块中的裸片可以在封装后进行测试。一旦测试模式已经启动并且用于修复在测试期间发现的任何故障元件，执行这种测试的方法包括向骰子提供测试信号，从骰子接收响应信号，评估响应信号以识别骰子中的任何故障元件将故障元件地址编程为具有编程电压的骰子中的抗熔丝，通过确定抗熔丝的电阻，重新测试骰子，从重新测试的骰子接收响应信号来确认地址被编程，并评估响应信号以确认所有维修。

12. 发明申请

WO2016018397A1 ASSIGNING REDUNDANCY IN ENCODING DATA ONTO CROSSBAR MEMORY ARRAYS 审中-公开
标题翻译：在将数据编码到跨轨存储器阵列时将冗余化
公开(公告)号：WO2016018397A1
公开(公告)日：2016-02-04
申请号：PCT/US2014/049259
申请日：2014-07-31
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： MURALIMANOHAR, Naveen , ORDENTLICH, Erik , SHARMA, Amit S.
IPC分类号： G06F12/02
CPC分类号： G06F11/1076 , G06F3/0619 , G06F3/0631 , G06F3/0679 , G06F11/1048 , G11C7/1006 , G11C8/10 , G11C29/702 , G11C29/808 , H03M13/13 , H03M13/2921 , H03M13/6566
摘要： According to an example, a method for assigning redundancy in encoding data onto crossbar memory arrays is provided wherein each of said crossbar memory arrays include cells. The data may be allocated to a subset of the cells in multiple crossbar memory arrays. The redundancy for the data may then be assigned based on coordinates of the subset of cells within the multiple crossbar memory arrays onto which the data is allocated.
摘要翻译：根据一个示例，提供了一种用于将编码数据中的冗余分配给横向存储器阵列的方法，其中每个所述交叉存储器阵列包括单元。数据可以被分配给多个交叉存储器阵列中的单元的子集。然后可以基于分配数据的多个交叉存储器阵列中的单元子集的坐标来分配数据的冗余。

13. 发明申请

WO2015199700A1 POST PACKAGE REPAIR (PPR) DATA IN NON-VOLATILE MEMORY 审中-公开
标题翻译：在非易失性存储器中的POST封装修复（PPR）数据
公开(公告)号：WO2015199700A1
公开(公告)日：2015-12-30
申请号：PCT/US2014/044354
申请日：2014-06-26
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： WARNES, Lidia , BENEDICT, Melvin, K. , WALTON, Andrew, C.
IPC分类号： G11C29/00 , G11C16/02
CPC分类号： G11C29/70 , G11C5/148 , G11C14/0018 , G11C29/44 , G11C29/808 , G11C29/835 , G11C2029/0409
摘要： Example implementations relate to post package repair (PPR) data in non- volatile memory. In example implementations, PPR data may be stored in non-volatile memory on a memory module. PPR data may indicate how many of the plurality of repair units are available for performing post package repair (PPR) on the plurality of volatile memory devices, and how many PPRs have been performed on the memory module.
摘要翻译：示例实现涉及非易失性存储器中的后包修复（PPR）数据。在示例实现中，PPR数据可以存储在存储器模块上的非易失性存储器中。 PPR数据可以指示多个修复单元中有多少可用于在多个易失性存储器设备上执行后包修复（PPR），以及在存储器模块上执行了多少个PPR。

14. 发明申请

WO2014074390A1 MEMORY REPAIR USING EXTERNAL TAGS 审中-公开
标题翻译：使用外部标签进行记忆修复
公开(公告)号：WO2014074390A1
公开(公告)日：2014-05-15
申请号：PCT/US2013/067775
申请日：2013-10-31
申请人： RAMBUS INC.
发明人： WARE, Frederick A. , RAJAN, Suresh , SHAEFFER, Ian
IPC分类号： G11C29/00
CPC分类号： G11C29/4401 , G06F11/1016 , G06F11/1072 , G11C29/808 , G11C29/846
摘要： A memory device (100) includes an extra column (114) of repair memory tiles. These repair memory tiles are accessed at the same time, and in the same manner as the main array of memory tiles. The output of the repair column is substituted for the output of a column of the main array (112). The main array column that is substituted is determined by tags (121) stored externally to the memory device. The external tags are queried with a partial address of the access. If the address of the access corresponds to an address in the external tags, the tag information is supplied to the memory device. The tag information determines which column in the main array is replaced by the output of the repair column. Since each column of the main array supplies one bit during the access, the repair column enables cell-by- cell replacement of main array cells.
摘要翻译：存储器设备（100）包括修复存储器块的额外列（114）。这些修复存储器瓦片同时被以与主阵列的存储器瓦片相同的方式被访问。修复列的输出代替主阵列（112）的列的输出。取代的主阵列列由存储在外部的存储器件的标签（121）决定。使用访问的部分地址查询外部标记。如果访问的地址对应于外部标签中的地址，则将标签信息提供给存储设备。标签信息确定主阵列中的哪个列由修复列的输出替代。由于主阵列的每列在访问期间提供一位，所以修复列可以逐个单元更换主阵列单元。

15. 发明申请

WO2012160821A1 抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法审中-公开
标题翻译：可变电阻型非挥发性储存装置及驱动耐变种型非挥发性储存装置的方法
公开(公告)号：WO2012160821A1
公开(公告)日：2012-11-29
申请号：PCT/JP2012/003389
申请日：2012-05-24
申请人：パナソニック株式会社 , 友谷裕司 , 島川一彦
发明人：友谷　裕司 , 島川　一彦
IPC分类号： G11C29/00 , G11C13/00 , G11C29/56
CPC分类号： G11C29/70 , G11C13/004 , G11C13/0069 , G11C29/52 , G11C29/808 , G11C29/832 , G11C29/883 , G11C2029/5006 , G11C2213/15 , G11C2213/71 , G11C2213/72
摘要：　異常電流を抑制することで、安定した動作を実現する。　抵抗変化型不揮発性記憶装置（２００）は、抵抗変化素子と、抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を越えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに複数のメモリセルが配置されたメモリセルアレイ（２０２）と、第１の低抵抗状態よりも抵抗値が低い第２の低抵抗状態である不良メモリセルを検知する検知回路とを備え、検知回路により検知された不良メモリセルが接続されたビット線およびワード線は、ともに不活性状態に固定される。
摘要翻译：为了通过限制异常电流实现稳定操作，可变电阻型非易失性存储装置（200）具有：可变电阻元件; 存储单元阵列（202），其包括多个存储单元，所述多个存储单元由电流控制元件形成，所述多个存储单元与所述可变电阻元件串联连接，并且当施加的电压超过预定值时被认为是导通状态多个存储单元设置在多个字线和位线的固体交叉点处; 以及检测电路，用于检测电阻值低于第一低电阻状态的第二低电阻状态的有缺陷的存储单元。连接到由检测电路检测到的缺陷存储单元的位线和字线一起固定在非活动状态。

16. 发明申请

WO2011047470A1 RECONFIGURING THROUGH SILICON VIAS IN STACKED MULTI-DIE PACKAGES 审中-公开
标题翻译：通过堆叠的多层包装中的硅胶重新构造
公开(公告)号：WO2011047470A1
公开(公告)日：2011-04-28
申请号：PCT/CA2010/001650
申请日：2010-10-19
申请人： MOSAID TECHNOLOGIES INCORPORATED , SCHUETZ , Roland
发明人： SCHUETZ , Roland
IPC分类号： H01L23/50
CPC分类号： H01L25/0657 , G11C29/808 , H01L23/481 , H01L25/18 , H01L2225/06513 , H01L2225/06527 , H01L2225/06541 , H01L2924/0002 , H01L2924/00
摘要： Through silicon vias (TSVs) in a stacked multi-die integrated circuit package are controlled to assume different connection configurations as desired during field operation of the package in its normal mission mode. TSV connections may be reconfigured to connect an affected die in a manner different from, for example, a factory default connection of that die. TSV connections to the inputs and/or outputs of a die's native circuitry may be changed. A die may be disconnected altogether from an interface that interconnects dice in the stack, or a die that was originally disconnected from such an interface may be connected to the interface.
摘要翻译：通过堆叠多芯片集成电路封装中的硅通孔（TSV）被控制为在其正常任务模式下在封装的现场操作期间根据需要采取不同的连接配置。可以重新配置TSV连接以以不同于例如该管芯的工厂默认连接的方式连接受影响的管芯。可以改变与管芯本机电路的输入和/或输出的TSV连接。芯片可以从互连堆叠中的裸片的接口完全断开，或者原本与此接口断开连接的裸片可能连接到接口。

17. 发明申请

WO2010103567A1 試験装置および試験方法审中-公开
标题翻译：测试设备和测试方法
公开(公告)号：WO2010103567A1
公开(公告)日：2010-09-16
申请号：PCT/JP2009/001073
申请日：2009-03-10
申请人：株式会社アドバンテスト , 太幡誠
发明人：太幡誠
IPC分类号： G11C29/44
CPC分类号： G11C29/56 , G11C29/56008 , G11C29/808 , G11C29/81
摘要：　ロウ方向のリペア用メモリブロックおよびカラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックをそれぞれ１以上有する被試験メモリを試験する試験装置であって、被試験メモリを順次試験して試験対象ブロックが不良か否かを示す試験結果を順次出力する試験部と、ロウ方向またはカラム方向の一方のメモリブロック毎に、他方のメモリブロックに含まれる不良判定されたメモリブロックの数である不良メモリブロック数を順次カウントする第１カウント部と、基準値を超える不良メモリブロック数がカウントされたメモリブロックを、被試験メモリが有する他方のリペア用メモリブロックの数以下の数だけ選択する選択部と、選択部が選択したメモリブロックに含まれる試験対象ブロックをマスクして、試験部に被試験メモリを更に試験させる試験制御部とを備える試験装置を提供する。
摘要翻译：提供了一种用于测试被测存储器的测试装置，该存储器在行方向上组装修复存储器块，并且在列方向上组装存储器块，并且在列方向上具有至少一个修复存储器块，以便能够进行替换，其中包括测试装置的测试单元，其顺序地测试被测存储器，并且顺序地输出指示被测试的好或坏块的测试结果; 第一计数器，对于行方向或列方向上的每个存储块，顺序地计数坏存储器块的数量，其为被确定为坏的包括在其它存储器块中的存储器块的数量; 选择单元，其仅选择具有超过标准值的不良存储器块计数的存储块数量小于被测存储器中的其他修复存储器块的数量; 以及测试控制单元，其对包含在由选择器选择的存储器块中的被测块进行掩蔽，并在测试单元中进一步测试被测存储器。

18. 发明申请

WO2005117027A1 REPAIR OF MEMORY CELLS 审中-公开
标题翻译：记忆细胞修复
公开(公告)号：WO2005117027A1
公开(公告)日：2005-12-08
申请号：PCT/US2005/016718
申请日：2005-05-12
申请人： ANALOG DEVICES, INC. , MIKOL, Gregory, P.
发明人： MIKOL, Gregory, P.
IPC分类号： G11C29/00
CPC分类号： G11C29/846 , G11C29/806 , G11C29/808
摘要： A memory device has at least one sub array (206, 208, 210, 212) of memory cells having data columns and at least one spare sub array (202, 204) having spare columns. In one embodiment the sub array of memory cells and the sub array having spare columns are the same sub array. Individual elements in the sub arrays of memory cells can be repaired using an individual element from the spare sub array.
摘要翻译：存储器件具有至少一个具有数据列的存储器单元的子阵列（206,208,210,212）以及具有备用列的至少一个备用子阵列（202,204）。在一个实施例中，存储器单元的子阵列和具有备用列的子阵列是相同的子阵列。可以使用备用子阵列中的单个元素修复存储器单元的子阵列中的各个元素。

19. 发明申请

WO2005029505A1 メモリ装置审中-公开
标题翻译：内存设备
公开(公告)号：WO2005029505A1
公开(公告)日：2005-03-31
申请号：PCT/JP2004/013960
申请日：2004-09-24
申请人：シャープ株式会社 , 佐藤知稔
发明人：佐藤知稔
IPC分类号： G11C29/00
CPC分类号： G11C29/808 , G11C29/72 , G11C29/785 , G11C29/832
摘要：　メモリチップ２０は、メインメモリセル２７と、メインメモリセル２７に存在する欠陥を救済する冗長行メモリセル２８および冗長列メモリセル２９と、メインメモリセル２７に対応する認識番号を記憶する認識番号指定端子２６と、認識番号が入力されるアドレス端子２１と、メインメモリセル２７の欠陥が生じたメモリ空間を冗長メモリセル２８，２９のメモリ空間に置き換えるように割当てる冗長行セレクタ回路３０および冗長列セレクタ回路３１であって、アドレス端子２１から入力される認識番号が、認識番号指定端子２６の認識番号に一致する場合、メインメモリセル２７の欠陥に対応するメモリ空間を冗長メモリセル２８，２９に割当てる冗長セレクタ回路３０，３１とを有する。
摘要翻译：存储芯片（20）包括：主存储单元（27）; 冗余行存储单元（28）和冗余列存储单元（29），用于兑换存在于主存储器（27）中的缺陷; 用于存储对应于主存储单元（27）的识别号码的识别号码指定终端（26）; 用于接收识别号码的地址终端（21）以及冗余行选择器电路（30）和冗余列选择器电路（31），用于执行分配以便用冗余存储单元（27）的存储空间来替换具有主存储单元（27）的缺陷的存储器空间，28）。冗余选择器电路（30,31）当从地址端子（21）接收到的识别号码与所述冗余存储器单元（28,29）一致时，将与所述主存储单元（27）的缺陷相对应的存储空间分配给所述冗余存储单元（28,29）识别号码规范终端的识别号码（26）。

20. 发明申请

WO2005006345A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2005006345A1
公开(公告)日：2005-01-20
申请号：PCT/JP2004/009959
申请日：2004-07-13
申请人：エルピーダメモリ株式会社 , 小川澄男 , 越川康二
发明人：小川澄男 , 越川康二
IPC分类号： G11C29/00
CPC分类号： G11C29/808
摘要：　不良メモリセルの救済を行うリダンダンシ回路を備えた半導体記憶装置において、偏在するメモリセル不良を効率的に救済する。　複数のメモリブロックを備える半導体記憶装置において、メモリブロックは複数のセグメントを含む。セグメントの欠陥データを置換するリダンダンシメモリブロックは、複数のメモリブロックのおのおのに物理的に設けられる。リダンダンシメモリブロックのブロックアドレスは、複数のメモリブロックに論理的に共通に割り当てられる。
摘要翻译：一种半导体存储装置，其具有用于补偿故障存储单元的冗余电路，其中有效补偿了存储单元故障的不均匀分布。半导体存储装置具有多个存储块，每个存储块包括多个段。用于替换段的故障数据的冗余存储块物理地提供给多个存储块中的每一个。冗余存储器块的块地址在逻辑上共同地分配给多个存储器块。

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