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1. 发明申请

WO2009104620A1 成膜方法および記憶媒体审中-公开
标题翻译：电影制作方法和储存媒体
公开(公告)号：WO2009104620A1
公开(公告)日：2009-08-27
申请号：PCT/JP2009/052727
申请日：2009-02-18
申请人：東京エレクトロン株式会社 , エルピーダメモリ株式会社 , 河野有美子 , 有馬進 , 柿本明修 , 廣田俊幸 , 清村貴利
发明人：河野有美子 , 有馬進 , 柿本明修 , 廣田俊幸 , 清村貴利
IPC分类号： H01L21/316 , C23C16/40 , H01L21/31 , H01L21/8242 , H01L27/108
CPC分类号： C23C16/409 , C23C16/45531 , H01G4/1227 , H01L21/31691 , H01L28/55
摘要：　第１の有機金属化合物原料として蒸気圧が低く有機配位子が酸化剤で分解されてＣＯを発生しやすい化合物を用い、第２の有機金属化合物原料として金属アルコキシドを用い、酸化剤として気体状のＯ３またはＯ２を用い、これらを処理容器内に導入して基板上にＡｘＢｙＯｚ型の酸化物膜を成膜するにあたり、酸化剤を導入する直前は、必ず前記第２の有機金属化合物原料を導入するようにする。
摘要翻译：可以通过将第一有机金属化合物原料，第二有机金属化合物原料和氧化剂引入处理容器中并在载体上形成AxByOz型氧化物膜来制备AxByOz型氧化物膜。作为第1有机金属化合物原料，使用具有低蒸气压且能够用氧化剂分解，从而生成CO的有机配体的化合物作为第2有机金属，复合原料，使用气态O 3或O 2作为氧化剂。绝对有必要在引入氧化剂之前立即引入第二有机金属化合物原料。

2. 发明申请

WO2006046579A1 不揮発性半導体記憶装置及び相変化メモリ审中-公开
标题翻译：非易失性半导体存储器件和相变存储器
公开(公告)号：WO2006046579A1
公开(公告)日：2006-05-04
申请号：PCT/JP2005/019630
申请日：2005-10-25
申请人：エルピーダメモリ株式会社 , 藤幸雄 , 浅野勇 , 川越剛 , 中井潔
发明人：藤幸雄 , 浅野勇 , 川越剛 , 中井潔
IPC分类号： G11C13/00 , H01L27/105
CPC分类号： G11C13/003 , G11C13/0004 , G11C2213/78 , H01L27/0207 , H01L27/2436 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144
摘要：　相変化メモリ素子を高集積化して十分な書込み電流を確保し、平面レイアウトや動作制御の面において有利な相変化メモリを提供する。　本発明の不揮発性半導体記憶装置は、複数のワード線３と複数のビット線４がマトリクス状に配列され、ワード線３とビット線４の各交点に設けられた選択トランジスタ１と、一端が選択トランジスタ１に共通に接続されるとともに他端がそれぞれ異なる素子選択線５に接続され、情報の書込みと読出しが可能な所定数のメモリ素子２からなるメモリ素子群とを備える。制御対象の選択トランジスタ１を介して、メモリ素子群の中から選択されたメモリ素子２に接続された素子選択線５を経由して所定の電流を供給することにより、選択されたメモリ素子２に対する書込み動作と読出し動作を制御する。そして、半導体基板上では素子選択線５がビット線４と平行に配置されている。
摘要翻译：相变存储器，其中相变存储器元件被高度集成以确保足够的写入电流并且在平面布局和操作控制中提供优点。其中多个字线（3）和多个位线（4）以矩阵形式布置的非易失性半导体存储器件包括设置在字线（3）的每个交叉点处的选择晶体管（1））和位线（4）; 和存储元件组，每个存储元件组包括预定数量的存储器元件（2），它们各自的一端共同连接到选择晶体管（1），并且它们各自的另一端连接到相应的不同元件选择线（5），并且允许写信息和从他们那里读取信息。通过连接到从存储元件组中选择的存储元件（2）的元件选择线（5），经由要被控制的选择晶体管（1）提供预定电流，由此控制写入或读取操作所选存储元件（2）。在半导体衬底上，元件选择线（5）与位线（4）平行布置。

3. 发明申请

WO2009104621A1 Ｓｒ－Ｔｉ－Ｏ系膜の成膜方法および記憶媒体审中-公开
标题翻译：用于SR-TI-O型膜形成和记录介质的方法
公开(公告)号：WO2009104621A1
公开(公告)日：2009-08-27
申请号：PCT/JP2009/052728
申请日：2009-02-18
申请人：東京エレクトロン株式会社 , エルピーダメモリ株式会社 , 河野有美子 , 有馬進 , 柿本明修 , 廣田俊幸 , 清村貴利
发明人：河野有美子 , 有馬進 , 柿本明修 , 廣田俊幸 , 清村貴利
IPC分类号： H01L21/316 , C23C16/40 , H01L21/31 , H01L21/8242 , H01L27/108
CPC分类号： H01L21/31691 , C23C16/40 , C23C16/409 , C23C16/45527 , C23C16/45531 , C23C16/56 , H01G4/1227 , H01G4/33 , H01L28/40
摘要：　Ｓｒ－Ｔｉ－Ｏ系膜の成膜方法は、処理容器内にＲｕ膜が形成された基板を配置し、気体状のＴｉ原料と、気体状のＳｒ原料と、気体状の酸化剤とを前記処理容器内に導入してＲｕ膜上に厚さ１０ｎｍ以下の第１のＳｒ－Ｔｉ－Ｏ系膜を成膜することと、第１のＳｒ－Ｔｉ－Ｏ系膜をアニールして結晶化させることと、第１のＳｒ－Ｔｉ－Ｏ系膜の上に、気体状のＴｉ原料と、気体状のＳｒ原料と、気体状の酸化剤とを処理容器内に導入してその上に第２のＳｒ－Ｔｉ－Ｏ系膜を成膜することと、第２のＳｒ－Ｔｉ－Ｏ系膜をアニールして結晶化させることとを含む。
摘要翻译：公开了一种Sr-Ti-O基成膜方法。该方法包括将其上形成有Ru膜的基板放置在处理容器中，将气态Ti材料，气态Sr材料和气态氧化剂引入处理容器中以形成第一Sr-Ti-O基膜，其具有在Ru膜上的厚度不大于10nm，对第一Sr-Ti-O基膜进行结晶退火，将气态Ti材料，气态Sr材料和气态氧化剂引入处理容器中以形成在第一Sr-Ti-O基膜上形成第二Sr-Ti-O基膜，并对第二Sr-Ti-O基膜进行退火以进行结晶化。

4. 发明申请

WO2009150962A1 実装装置审中-公开
标题翻译：安装设备
公开(公告)号：WO2009150962A1
公开(公告)日：2009-12-17
申请号：PCT/JP2009/060051
申请日：2009-06-02
申请人：株式会社アドウェルズ , エルピーダメモリ株式会社 , 中居誠也 , 桜田伸一
发明人：中居　誠也 , 桜田　伸一
IPC分类号： H01L21/60
CPC分类号： H01L21/67092 , H01L21/68728 , H01L21/68742 , H01L24/75 , H01L2224/16 , H01L2224/75 , H01L2224/758 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01023 , H01L2924/01029 , H01L2924/01033 , H01L2924/01075 , H01L2924/01082 , H01L2924/014 , H01L2924/15788 , Y10S269/903 , Y10T29/4913 , Y10T29/53174 , Y10T29/53178 , Y10T29/53265 , H01L2924/00
摘要：　基板にチップ等の部品を効率よく高精度に実装することができる実装装置を提供することを目的とする。開口部（Ｋ５）を有する回転テーブル（２２）の上面にウエハを載置し、開口部（Ｋ５）において、バックアップ部とチップを保持したヘッド部を昇降してウエハおよびチップを当接して局所的に挟持し、加熱接合する。その後、バックアップ部およびヘッド部を退避し、保持テーブルに備えられたリフトアームをウエハと回転テーブル（２２）の間に挿入してウエハを上昇し、回転テーブル（２２）を回転移動してウエハに対して開口部（Ｋ５）を移動させる。そして、再びウエハを回転テーブル（２２）の上面に載置して、接合動作を行う。
摘要翻译：提供了一种能够有效且高精度地将诸如芯片的部件安装在基板上的安装装置。将晶片放置在具有开口部分（K5）的旋转台（22）的上表面上，并且在开口部分（K5）中，晶片和芯片被局部夹持在备用部分和头部部分通过使晶片和芯片通过上下支撑部分和头部部分彼此抵靠而保持芯片，并且晶片和芯片被热接合。然后，备用部分和头部缩回，通过将设置在保持台上的提升臂插入在晶片和旋转台（22）之间，使开口部（K5）为通过转动旋转台（22）从晶片移动。然后，再次将晶片放置在旋转台（22）的上表面上，进行接合动作。

5. 发明申请

WO2009041247A1 信号伝送基板审中-公开
标题翻译：信号传输板
公开(公告)号：WO2009041247A1
公开(公告)日：2009-04-02
申请号：PCT/JP2008/066083
申请日：2008-09-05
申请人：日本電気株式会社 , エルピーダメモリ株式会社 , 中野隆 , 西尾洋二 , 青木百合香 , 松尾浩次
发明人：中野隆 , 西尾洋二 , 青木百合香 , 松尾浩次
IPC分类号： H01P3/08 , H01P9/00 , H05K1/02
CPC分类号： H01P3/088 , H05K1/0245 , H05K1/0251 , H05K1/0298 , H05K2201/09236 , H05K2201/09627
摘要：　第１の信号配線は、第１の層に配された部分と第２の層に配された部分とを含んでいる。第１の層に配された部分と第２の層に配された部分とが所定位置で接続されている。第２の信号配線は、第１の信号配線の第１の層に配された部分と合計の長さが等しい第１の層に配された部分と、第１の信号配線の第２の層に配された部分と合計の長さが等しい第２の層に配された部分とを含んでいる。第１の層に配された部分と第２の層に配された部分との接続位置が第１の信号配線と異なる。
摘要翻译：第一信号布线包括位于第一层中的部分和位于第二层中的部分。位于第一层中的部分在预定位置处连接到位于第二层中的部分。第二信号布线包括位于第一层中并且其总长度等于位于第一层中的第一信号布线的部分的部分的部分。第二信号布线还包括位于第二层中的部件，其总长度等于位于第二层中的第一信号布线部分的总长度。位于第一层中的部分连接到位于第二层中的部分的第二信号布线的连接位置与第一信号布线不同。

6. 发明申请

WO2008136417A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008136417A1
公开(公告)日：2008-11-13
申请号：PCT/JP2008/058088
申请日：2008-04-25
申请人：エルピーダメモリ株式会社 , 三浦誓士 , 原口嘉典 , 阿部和彦 , 金子昭二
发明人：三浦誓士 , 原口嘉典 , 阿部和彦 , 金子昭二
IPC分类号： G06F12/06 , G06F12/00 , G06F13/16
CPC分类号： G11C14/00 , G06F13/4243 , G11C16/30
摘要：　本発明は、高速且つ低コストで、メモリ容量の拡張性を確保できる使い勝手の良い情報処理システムを提供することを目的とする。情報処理装置、揮発性メモリおよび不揮発性メモリを含む情報処理システムを構成する。情報処理装置、揮発性メモリおよび不揮発性メモリは直列接続させ、接続信号数を少なくすることにより、メモリ容量の拡張性を保ちつつ、高速化を図る。不揮発性メモリのデータを揮発性メモリへ転送させる際は、エラー訂正を行い、信頼性の向上を図る。これら複数のチップからなる情報処理システムを、各チップが相互に積層して配置され、ボールグリッドアレイ(BGA)やチップ間のボンディングによって配線された情報処理システム・モジュールとして構成する。
摘要翻译：可以提供一种用户友好的信息处理系统，其可以以低成本保证以高速度扩展存储器容量。信息处理系统包括信息处理装置，易失性存储器和非易失性存储器。信息处理装置，易失性存储器和非易失性存储器被串联连接，并且减少了连接信号的数量，以便确保存储器容量的扩展并提高速度。当将数据从非易失性存储器传送到易失性存储器时，执行错误校正以提高可靠性。具有这些芯片的信息处理系统形成为信息处理系统模块，其中芯片彼此相互层叠并通过球栅阵列（BGA）进行布线并且在芯片之间进行接合。

7. 发明申请

WO2008133010A1 フィルタ回路素子及び電子回路装置审中-公开
标题翻译：滤波电路元件和电子电路设备
公开(公告)号：WO2008133010A1
公开(公告)日：2008-11-06
申请号：PCT/JP2008/057003
申请日：2008-04-09
申请人：日本電気株式会社 , エルピーダメモリ株式会社 , 中野隆 , 今里雅治 , 西尾洋二
发明人：中野隆 , 今里雅治 , 西尾洋二
IPC分类号： H01P1/205 , H01P3/08 , H05K3/46
CPC分类号： H01P1/20336 , H01P1/20363 , H05K1/0216 , H05K1/0219 , H05K1/0222 , H05K1/115 , H05K3/429 , H05K2201/09309 , H05K2201/09618 , H05K2201/09627
摘要：多層基板に複数のビアを隣接させて配置し、複数のビアの一方の外側の第１のビアは多層基板に設けられた第１の引き出し線とで電気的に接続され、他方の外側の第２のビアは多層基板に設けられた第２の引き出し線と電気的に接続され、複数のビアは多層基板の第１の固定電位層（例えばグランド層）と接続され、第１及び第２の引き出し線と固定電位層との間に、多層基板の内層として、複数のビアとクリアランスを介して、第１の固定電位層と同電位の、少なくとも１層の第２の固定電位層を設ける。これにより、多層基板上に余分な製造工程の追加無く、面積占有率の低いＢＰＦを形成する。
摘要翻译：多个通孔相邻设置在多层基板上，通孔中的一个外侧第一通孔电连接到布置在多层基板上的第一引出线，另一个外侧第二通孔电连接到布置在第二引出线在多层基板上。通孔连接到多层基板的第一固定电位层（例如，接地层）。在第一和第二提取线和固定电位层之间，通过通孔将与第一固定电位层相同的电位的至少一层第二固定电位层布置为多层基板的内层，过关。因此，在多层基板上形成具有低面积占有率的BPF，而不增加额外的制造步骤。

8. 发明申请

WO2005050663A1 半導体集積回路装置审中-公开
标题翻译：半导体集成电路设备
公开(公告)号：WO2005050663A1
公开(公告)日：2005-06-02
申请号：PCT/JP2003/014901
申请日：2003-11-21
申请人：株式会社日立製作所 , エルピーダメモリ株式会社 , 半澤悟 , 重田淳二 , 木村紳一郎 , 阪田健 , 竹村理一郎 , 梶谷一彦
发明人：半澤悟 , 重田淳二 , 木村紳一郎 , 阪田健 , 竹村理一郎 , 梶谷一彦
IPC分类号： G11C15/04
CPC分类号： G11C15/04 , G11C15/043
摘要：　記憶回路ＳＴＣと比較回路ＣＰとを用いたメモリセルで構成されるメモリアレイにおいて、比較回路ＣＰを構成する複数のトランジスタのうち、ゲート電極がサーチ線に接続されるトランジスタのソースまたはドレインのいずれか一方の電極を高電圧にプリチャージされる方のマッチ線ＨＭＬｒに接続する。また、マッチ線判定回路ＭＤｒを低電圧にプリチャージされるマッチ線ＬＭＬｒに配置して、情報の比較結果に応じてこのマッチ線に発生した比較信号電圧を弁別する。このようなメモリアレイ構成と動作により、マッチ線対におけるサーチ線駆動雑音の影響を回避しつつ、低電力かつ高速に比較動作を行うことができる。このため、検索動作を高速に行うことが可能な低電力コンテント・アドレッサブル・メモリを実現することができる。
摘要翻译：在包括采用存储电路STC和比较电路CP的存储单元的存储器阵列中，连接构成比较电路CP的多个晶体管中的具有与搜索线连接的栅电极的晶体管的源极和漏极中的任一个被连接匹配线HMLr被高电压预充电。匹配线路判定电路MDr被布置在用低电压预充电的匹配线LMLr中，并且根据信息的比较结果来鉴别在该匹配线中产生的比较信号电压。通过这种存储器阵列的布置和操作，可以以低功率高速进行比较操作，同时避免搜索线驱动噪声在一对匹配线中的影响。从而可以实现能够高速执行搜索操作的低功率内容可寻址存储器。

9. 发明申请

WO2005006345A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2005006345A1
公开(公告)日：2005-01-20
申请号：PCT/JP2004/009959
申请日：2004-07-13
申请人：エルピーダメモリ株式会社 , 小川澄男 , 越川康二
发明人：小川澄男 , 越川康二
IPC分类号： G11C29/00
CPC分类号： G11C29/808
摘要：　不良メモリセルの救済を行うリダンダンシ回路を備えた半導体記憶装置において、偏在するメモリセル不良を効率的に救済する。　複数のメモリブロックを備える半導体記憶装置において、メモリブロックは複数のセグメントを含む。セグメントの欠陥データを置換するリダンダンシメモリブロックは、複数のメモリブロックのおのおのに物理的に設けられる。リダンダンシメモリブロックのブロックアドレスは、複数のメモリブロックに論理的に共通に割り当てられる。
摘要翻译：一种半导体存储装置，其具有用于补偿故障存储单元的冗余电路，其中有效补偿了存储单元故障的不均匀分布。半导体存储装置具有多个存储块，每个存储块包括多个段。用于替换段的故障数据的冗余存储块物理地提供给多个存储块中的每一个。冗余存储器块的块地址在逻辑上共同地分配给多个存储器块。

10. 发明申请

WO2004003718A1 方向性結合器を用いたデータ転送方式审中-公开
标题翻译：使用方向耦合器的数据传输系统
公开(公告)号：WO2004003718A1
公开(公告)日：2004-01-08
申请号：PCT/JP2003/008355
申请日：2003-07-01
申请人：株式会社日立製作所 , エルピーダメモリ株式会社 , 植松裕 , 大坂英樹 , 池田博明
发明人：植松裕 , 大坂英樹 , 池田博明
IPC分类号： G06F3/00
CPC分类号： G06F13/4086
摘要：マスタ装置を接続したメインラインと、スレーブ装置を接続した副結合配線とからなり、副結合配線をメインラインに並行に配置することによって方向性結合器を形成したバスシステムにおいて、マスタ装置とメインライン間、またはスレーブ装置と副結合配線間の少なくとも一方に波形整形用の付加配線を挿入し、インピーダンスミスマッチによる反射波によって、上記方向性結合器におけるドライブ信号またはクロストーク信号を波形整形し、クロストーク波のテイル歪みを除去するようにしたバスシステム。
摘要翻译：一种总线系统，包括连接有主设备的主线和连接从设备的子耦合线，其中通过提供与主线并联的子耦合线来形成定向耦合器。用于波形整形的另外的线插入主设备和主线之间以及从设备和子耦合线之间的至少一个，并且由定向耦合器产生的驱动信号或串扰信号的波形是通过由阻抗失配引起的反射波形状，以消除串扰波中的尾部失真。

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