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121. 发明申请

WO2009025342A1 ＩＧＢＴ用のシリコン単結晶ウェーハ及びＩＧＢＴ用のシリコン単結晶ウェーハの製造方法审中-公开
标题翻译： IGBT的单晶硅晶体管及其制造用于IGBT的硅单晶的方法
公开(公告)号：WO2009025342A1
公开(公告)日：2009-02-26
申请号：PCT/JP2008/064955
申请日：2008-08-21
申请人：株式会社SUMCO , 古賀祥泰 , 梅野繁 , 小野敏昭 , 西元学 , 宝来正隆 , 加藤浩二
发明人：古賀祥泰 , 梅野繁 , 小野敏昭 , 西元学 , 宝来正隆 , 加藤浩二
IPC分类号： C30B29/06 , H01L21/261 , H01L21/322 , H01L21/336 , H01L29/739 , H01L29/78
CPC分类号： H01L21/3225 , C30B15/00 , C30B15/203 , C30B29/06 , H01L29/66348 , H01L29/7397
摘要：　引き上げ速度マージンを拡大することが可能であるとともに、抵抗率のバラツキが小さく酸素析出を抑制可能なウェーハの製造が可能なチョクラルスキー法によってシリコン単結晶を育成することにより得られるＩＧＢＴ用シリコン単結晶ウェーハの製造方法であって、シリコン単結晶の引き上げ速度をＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度で、格子間酸素濃度が０．５×１０１７ａｔｏｍｓ／ｃｍ３以上８．５×１０１７ａｔｏｍｓ／ｃｍ３以下の単結晶を育成し、この単結晶からスライスしたシリコンウェーハに処理温度１０００～１２００°Cの範囲、窒素を含まない雰囲気で1分以上のＲＴＡ処理を施すことで酸素析出核やOSF核を消滅させ、ＩＧＢＴ用デバイスプロセス熱処理後にも酸素析出を抑制可能とする。
摘要翻译：提供一种用于IGBT的硅单晶晶片的制造方法。通过利用切克拉斯基法生长硅单晶可以提高拉伸速度裕度并且可以制造具有小电阻率波动和抑制氧沉淀的晶片来获得晶片。在该方法中，具有0.5×10 17原子/ cm 3以上且不大于8.5×10 17原子/ cm 3的间隙氧浓度的单晶以能够获得不具有生长缺陷的硅单晶的硅单晶拉拔速度生长被拉。然后，在不含氮气的气氛中，在1000〜1200℃的温度范围内，对从单晶切片的硅片进行RTA处理1分钟以上。因此，消除了氧沉淀核和OSF核，甚至在IGBT器件工艺热处理后也抑制了氧析出。

122. 发明申请

WO2009025337A1 ＩＧＢＴ用のシリコン単結晶ウェーハ及びＩＧＢＴ用のシリコン単結晶ウェーハの製造方法、ＩＧＢＴ用シリコン単結晶ウェーハの抵抗率保証方法审中-公开
标题翻译：用于IGBT的硅单晶晶片，用于制造用于IGBT的硅单晶晶体的方法，以及用于确保用于IGBT的硅单晶晶体的电阻率的方法
公开(公告)号：WO2009025337A1
公开(公告)日：2009-02-26
申请号：PCT/JP2008/064950
申请日：2008-08-21
申请人：株式会社SUMCO , 梅野繁 , 小野敏昭 , 西元学 , 宝来正隆 , 古賀祥泰
发明人：梅野繁 , 小野敏昭 , 西元学 , 宝来正隆 , 古賀祥泰
IPC分类号： C30B29/06 , H01L21/261 , H01L21/322 , H01L21/336 , H01L29/739 , H01L29/78
CPC分类号： C30B29/06 , C30B15/04 , C30B15/203 , H01L21/3225 , H01L29/66348 , H01L29/7397
摘要：　引き上げ速度マージンを拡大することが可能であるとともに、抵抗率のバラツキが小さなウェーハの製造が可能であるチョクラルスキー法によって育成されたシリコン単結晶からなるＩＧＢＴ用のシリコン単結晶ウェーハであって、　前記シリコン単結晶に、５×１０１２ａｔｏｍｓ／ｃｍ３以上９×１０１４ａｔｏｍｓ／ｃｍ３以下の窒素がドープされるとともに、窒素起因のドナー濃度が５×１０１２ａｔｏｍｓ／ｃｍ３以下とされ、結晶径方向全域においてＣＯＰ欠陥および転位クラスタが排除されており、格子間酸素濃度が４×１０１７ａｔｏｍｓ／ｃｍ３以下であり、ウェーハ面内における抵抗率のばらつきが５％以下である。
摘要翻译：本发明提供了一种用于IGBT的硅单晶晶片，其包括通过Chokralsky方法生长的硅单晶，其可以扩展上拉速度裕度并且可以产生不具有显着电阻率变化的晶片。硅单晶以不小于5×10 12原子/ cm 3且不大于9×10 14原子/ cm 3的氮掺杂，并且将氮衍生的供体的浓度设定为不超过5×10 12原子/ cm 3 。在晶粒直径方向的整个区域中，排除了COP缺陷和位错簇，间隙氧浓度不大于4×10 17原子/ cm 3，晶片平面内的电阻率的变化不大于 5％。

123. 发明申请

WO2007089489A2 VARYING MESA DIMENSIONS IN HIGH CELL DENSITY TRENCH MOSFET 审中-公开
标题翻译：在高密度TRENCH MOSFET中变化的MESA尺寸
公开(公告)号：WO2007089489A2
公开(公告)日：2007-08-09
申请号：PCT/US2007001846
申请日：2007-01-23
申请人： FAIRCHILD SEMICONDUCTOR , WANG QI , SIM GORDON GEORGE
发明人： WANG QI , SIM GORDON GEORGE
IPC分类号： H01L29/94 , H01L29/76
CPC分类号： H01L29/7397 , H01L29/4236 , H01L29/42372 , H01L29/66325 , H01L29/66348 , H01L29/66727 , H01L29/66734 , H01L29/7808 , H01L29/7813
摘要： Circuits, methods, and apparatus for power MOSFETs having a high cell density for a high current carrying capability while maintaining a low pinched-base resistance. One device employs a number of transistor cells having varying mesa (regions between trench gates) sizes. A heavy body etch is utilized in larger cells to reduce the pinched-base resistance. This etch removes silicon in the mesa region, which is then replaced with lower-impedance aluminum. A number of smaller cells that do not receive this etch are used to increase device current capacity. Avalanche current is directed to the larger, lower pinched base cells by ensuring these cells have a lower BVDSS breakdown voltage. The large cell BVDSS can be varied by adjusting the critical dimension or width of the trench gates on either side of the wider mesas, or by adjusting the depth of the heavy body etch.
摘要翻译：具有高电流承载能力的高电池密度的功率MOSFET的电路，方法和装置，同时保持低的基极电阻。一个器件采用具有变化的台面（沟槽栅极之间的区域）尺寸的多个晶体管单元。在较大的电池中使用重体蚀刻以减少夹持电阻。该蚀刻去除台面区域中的硅，然后用较低阻抗的铝替代。使用不接收该蚀刻的多个较小的电池来增加器件电流容量。通过确保这些电池具有较低的BVDSS击穿电压，雪崩电流被引导到较大的较低压缩的基极电池。可以通过调节较宽台面两侧的沟槽栅极的临界尺寸或宽度，或通过调整重体蚀刻深度来改变大电池BVDSS。

124. 发明申请

WO0237569A3 TRENCH GATE MOS SEMICONDUCTOR DEVICE 审中-公开
标题翻译： TRENCH门MOS MOS半导体器件
公开(公告)号：WO0237569A3
公开(公告)日：2003-03-27
申请号：PCT/US0131840
申请日：2001-10-11
申请人： FAIRCHILD SEMICONDUCTOR
发明人： KOCON CHRISTOPHER B , GREBS THOMAS E , CUMBO JOSEPH L , RIDLEY RODNEY S
IPC分类号： H01L29/749 , H01L21/331 , H01L21/336 , H01L29/06 , H01L29/10 , H01L29/423 , H01L29/739 , H01L29/78 , H01L21/332
CPC分类号： H01L29/66348 , H01L29/0619 , H01L29/0634 , H01L29/0653 , H01L29/1095 , H01L29/42368 , H01L29/7397 , H01L29/749 , H01L29/7813 , H01L2924/0002 , H01L2924/00
摘要： A trench MOS-gated device (200) comprises a doped monocrystalline semiconductor substrate (201) that includes an upper layer (201a) and is of a first conductivity type. An extended trench (202) in the substrate in the upper layer comprises two segments (203,204) having differing widths relative to one another: a bottom segment (204) of lesser width filled with a dielectric material (209), and an upper (203) segment of greater width lined with a dielectric material (205,206) and substantially filled with a conductive material (207), the filled upper segment of the trench forming a gate region (208). An extended doped zone (215) of a second opposite conductivity type extends from an upper surface (212) into the upper layer (210a) of the substrate only on one side of the trench (202), and a doped well region (210) of the second conductivity type overlying a drain zone (211) of the first conductivity type is disposed in the upper layer (201a) on the opposite side of the trench.
摘要翻译：沟槽MOS门控器件（200）包括掺杂单晶半导体衬底（201），其包括上层（201a）并且是第一导电类型。在上层中的衬底中的延伸沟槽（202）包括相对于彼此具有不同宽度的两个段（203,204）：填充有介电材料（209）的较小宽度的底部段（204）和上部（203 ）段，其具有用电介质材料（205,206）内衬并且基本上填充有导电材料（207）的较大宽度，所述沟槽的填充的上部段形成栅极区域（208）。第二相反导电类型的扩展掺杂区域（215）仅在沟槽（202）的一侧从上表面（212）延伸到衬底的上层（210a）中，并且掺杂阱区域（210）覆盖在第一导电类型的漏区（211）上的第二导电类型的第二导电类型设置在沟槽相对侧上的上层（201a）中。

125. 发明申请

WO2002097876A2 MANUFACTURE OF TRENCH-GATE SEMICONDUCTOR DEVICES 审中-公开
标题翻译： TRANCH-GATE半导体器件的制造
公开(公告)号：WO2002097876A2
公开(公告)日：2002-12-05
申请号：PCT/IB2002/001881
申请日：2002-05-27
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V.
发明人： HIJZEN, Erwin, A. , IN 'T ZANDT, Michael, A., A.
IPC分类号： H01L21/336
CPC分类号： H01L29/7813 , H01L29/0619 , H01L29/66348 , H01L29/7811
摘要： A vertical power transistor trench-gate semiconductor device has an active area (100) accommodating transistor cells and an inactive area (200) accommodating a gate electrode (25) (Figure 6). While an n-type layer (14) suitable for drain regions still extends to the semiconductor body surface (10a), gate material (11) is deposited in silicon dioxide insulated (17) trenches (20) and planarised to the top of the trenches (20) in the active (100) and inactive (200) areas. Implantation steps then provide p-type channel-accommodating body regions (15A) in the active area (100) and p-type regions (15B) in the inactive area (200), and then source regions (13) in the active area (100). Further gate material (111) is then provided extending from the gate material (11) in the inactive area (200) and onto a top surface insulating layer (17B) for contact with the gate electrode (25). The channel profiles of the device are optimised by providing the p-type regions (15A) after the trench insulation (17), and voltage breakdown at the bottom corners of the trenches (20) is suppressed by providing the p-type regions (15B) in the inactive area (200).
摘要翻译：垂直功率沟槽栅场效应晶体管具有容纳晶体管单元的有源区（100）和容纳栅极（25）的无源区（200）。虽然n型漂移层（14）仍然延伸到半导体主体表面（10a），但是栅极材料（11）沉积在二氧化硅绝缘（17）沟槽（20）中并且平坦化到沟槽（20）的顶部，在活动（100）和非活动（200）区域。然后，植入步骤在有源区域（100）中的p型沟道容纳体区域（15A）和非活性区域（200）中的p型区域（15B），然后在有源区域（200）中的源区域（13） 100）。然后提供从无源区域（200）中的栅极材料（11）延伸到与栅电极焊盘（25）接触的顶表面绝缘层（17B）上的另外的栅极材料（111）。通过在沟槽绝缘（17）之后提供p型区域（15A）来优化器件的沟道轮廓，并且通过提供p型区域（15B）来抑制沟槽（20）的底角处的电压击穿）在无效区域（200）中。

126. 发明申请

WO01041206A3 MANUFACTURE OF TRENCH-GATE SEMICONDUCTOR DEVICES 审中-公开
标题翻译：制造具有沟槽门的半导体
公开(公告)号：WO01041206A3
公开(公告)日：2001-11-08
申请号：PCT/EP2000/011290
申请日：2000-11-10
IPC分类号： H01L29/78 , H01L21/331 , H01L21/336 , H01L21/338
CPC分类号： H01L29/66848 , H01L29/66348 , H01L29/66666
摘要： In the manufacture of a trench-gate semiconductor device, for example a MOSFET or an IGBT, a starting semiconductor body (10) has two top layers (13, 15) provided for forming the source and body regions. Gate material (11') is provided in a trench (20) with a trench etchant mask (51, Figure 2) still present so that the gate material (11') forms a protruding step (30) from the adjacent surface (10a) of the semiconductor body, and a side wall spacer (32) is then formed in the step (30) to replace the mask (51). The source region (13) is formed self-aligned with the protruding trench-gate structure with a lateral extent determined by the spacer (32, Figure 5), and the gate (11) is then provided with an insulating overlayer (18, Figure 6). Forming the sidewall spacer (32) when the protruding trench-gate structure has a well-defined edge provided by the gate material (11') allows better definition of the source region (13) compared with a prior-art process in which the gate insulating overlayer is provided in the trench before causing the trench-gate structure to have the protruding step for the sidewall spacer.
摘要翻译：本发明涉及制造半导体沟槽栅极，例如MOSFET或IGBT。初始半导体本体（10）具有形成源区和本体区的两个上层（13,15）。栅极材料（11'）形成在沟槽（20）中，沟槽蚀刻掩模（52，图2）仍然存在，使得栅极材料（11'）形成凸起台阶（30）的半导体本体的相邻表面（10a）。然后在该步骤（30）中形成间隔件（32）以替换掩模（51）。源区（13）形成为与突出的沟槽栅极结构自对准，横向延伸由间隔物（32，图5）确定。然后门（11）设有绝缘覆盖层（18，图6）。当突出的沟槽栅极结构具有由栅极材料（11'）提供的明确限定的边缘时，间隔元件（32）的形成使得可以更好地限定源极区域（13）本技术是在沟槽门结构具有间隔件的突出步骤之前将门绝缘层覆盖在沟槽中。

127. 发明申请

WO0052750A3 METHOD FOR PRODUCING A BODY AREA FOR A VERTICAL MOS TRANSISTOR ARRAY WITH REDUCED SPECIFIC STARTING RESISTOR 审中-公开
标题翻译：用于生产身体区域FOR垂直MOS晶体管布置WITH降低的比的导通电阻
公开(公告)号：WO0052750A3
公开(公告)日：2001-08-09
申请号：PCT/DE0000677
申请日：2000-03-03
申请人： INFINEON TECHNOLOGIES AG , HIRLER FRANZ , KANERT WERNER , GASSEL HELMUT , STRACK HELMUT , PAIRITSCH HERBERT
发明人： HIRLER FRANZ , KANERT WERNER , GASSEL HELMUT , STRACK HELMUT , PAIRITSCH HERBERT
IPC分类号： H01L21/331 , H01L21/336 , H01L29/06 , H01L29/10 , H01L21/225 , H01L29/739 , H01L29/78
CPC分类号： H01L29/7813 , H01L29/0634 , H01L29/1095 , H01L29/66333 , H01L29/66348 , H01L29/66712 , H01L29/66734 , H01L29/7397 , H01L29/7802
摘要： The invention relates to a method for producing a body area for a vertical MOS transistor array in a semiconductor body, wherein the body area has at least one channel region disposed between the source area and the drain area and borders on a gate electrode. A first implantation of doping material is effected in the semiconductor body, wherein the maximum of doping material of the first implantation is placed in the back part of the channel region (11) within the semiconductor body. At least a second implantation of doping material is then effected with a smaller dose than in the first implantation, wherein the maximum of doping material of the second implantation lies within the semiconductor body below the maximum of doping material of the first implantation. Subsequently, the doping material is diffused off.
摘要翻译：描述一种用于在半导体本体中的垂直MOS晶体管布置，其中所述体区包括至少一个沟道区，设置于栅极电极的源极区域和漏极区域和相邻之间产生的体区的过程。有掺杂剂至该半导体本体的第一植入物，植入最大与沟道区（11）在半导体本体中的第一植入的复位。接着进行掺杂材料中的至少一个第二注入具有比第一注入较低的剂量，植入低于最大值的最大注入所述第一注入的半导体主体内的第二植入的位置。随后，执行掺杂材料的向外扩散。

128. 发明申请

WO01024251A2 MANUFACTURE OF TRENCH-GATE SEMICONDUCTOR DEVICES 审中-公开
标题翻译：制造具有沟槽门的半导体
公开(公告)号：WO01024251A2
公开(公告)日：2001-04-05
申请号：PCT/EP2000/009408
申请日：2000-09-25
IPC分类号： H01L29/78 , H01L21/331 , H01L21/336 , H01L21/338 , H01L29/739 , H01L29/80 , H01L29/812
CPC分类号： H01L29/66348
摘要： A trench-gate semiconductor device, for example a MOSFET or IGBT, of compact geometry is manufactured with self-aligned masking techniques in a simple process with good reproducibility. The source region (13) of the device is formed by introducing dopant (63) into an area of the body region (15) via a mask window (51a), diffusing the dopant to form a surface region (13b) that extends laterally below the mask (51) at a distance (d) beyond the masking edge (51b) of the window (51a), and then etching the body (10) at the window (51a) to form a trench (20) for the trench-gate (11) with a lateral extent (y) that is determined by the etching of the body (10) at the masking edge (51b) of the window (51a). A portion of the surface region (13b) is left to provide the source region (13) adjacent to the trench (20). The invention permits the etch edge definition for the trench (2) to be better controlled by using the masking edge (51b) of a well-defined mask (51), as compared with the less well defined edges that tend to result from the use of a side-wall extension in prior-art processes.
摘要翻译：根据本发明，使用自对准掩模技术制造具有紧凑几何结构的诸如MOSFET或IGBT的半导体器件，作为具有良好再现性的简单工艺的一部分。器件的源极区（13）通过掺杂剂（63）通过掩模窗（51a）通过扩散掺杂剂而形成到体区（15）的区域中以形成一个表面区域（13b），该表面区域（13b）在该掩模（51）的下方横向延伸超过该窗口（51a）的掩蔽边缘（51b）的距离（d），然后通过蚀刻该主体（10）; ）在窗口（51a）处以形成用于沟槽栅极（11）的沟槽（20），具有通过在掩蔽边缘（10）处蚀刻主体（51a）的开口（51b）。表面区域（13b）的一部分留下作为与沟槽（20）相邻的源极区域（13）。本发明使得可以通过使用明确限定的掩模（51）的掩蔽边缘（51b）与可以引起的不太确定的边缘相比更好地限定沟槽（2）的蚀刻边缘。通过现有技术中的侧壁的延伸。

129. 发明申请

WO9954919A3 MANUFACTURE OF FIELD-EFFECT SEMICONDUCTOR DEVICES 审中-公开
标题翻译：场效应半导体器件的制造
公开(公告)号：WO9954919A3
公开(公告)日：2000-03-02
申请号：PCT/IB9900538
申请日：1999-03-29
申请人： KONINKL PHILIPS ELECTRONICS NV , PHILIPS SVENSKA AB
发明人： LUO JIKUI
IPC分类号： H01L29/78 , H01L21/331 , H01L21/336
CPC分类号： H01L29/66348
摘要： The manufacture of a semiconductor device, for example a MOSFET of the trench-gate type of an IGBT, includes the steps of: forming at a surface (10a) of a semiconductor body (10) a first mask (53) having a window (53a), forming a localised region (15b) to improve the blocking/breakdown characteristics by introducing dopant (62) into a first area of the body via the window (53a), and thermally diffusing the localised region (15b) to a greater depth than the channel-accommodating region (15a) before providing a source region (13). A second mask (51) of complementary window pattern to the first mask (53) is formed by providing a differently-etchable material (51') in the first window (53a) and then etch-removing the first mask (53) while leaving the second mask (51) at the first area where the localised region (15b) is present. The source region (13) is formed by introducing dopant (63) of the opposite conductivity type into a second area at the complementary window (51a) while masking the first area with the second mask (51). The gate (11) is provided at the second area, adjacent to where a body region (15) provides the channel-accommodating region (15a). A source electrode (23) is provided after removing the second mask (51), so as to contact the opposite conductivity type regions (13, 15b) at the surface (10a).
摘要翻译：半导体器件（例如，沟槽栅极型IGBT的MOSFET）的制造包括以下步骤：在半导体本体（10）的表面（10a）处形成具有窗口的第一掩模（53）通过经由窗口（53a）将掺杂剂（62）引入到主体的第一区域中，形成局部区域（15b）以改善阻挡/击穿特性，并且将局部区域（15b）热扩散到更大的深度比在提供源区域（13）之前的通道容纳区域（15a）更好。通过在第一窗口（53a）中提供不同可蚀刻的材料（51'），然后在离开时蚀刻去除第一掩模（53）来形成与第一掩模（53）互补的窗口图案的第二掩模（51）位于存在局部区域（15b）的第一区域处的第二掩模（51）。源区域（13）通过将具有相反导电类型的掺杂剂（63）引入互补窗口（51a）的第二区域中，同时用第二掩模（51）掩蔽第一区域而形成。栅极（11）设置在第二区域处，邻近主体区域（15）提供通道容纳区域（15a）的位置。在去除第二掩模（51）之后提供源电极（23），以便在表面（10a）处接触相对的导电类型区域（13,15b）。

130. 发明申请

WO9954918A3 MANUFACTURE OF TRENCH-GATE SEMICONDUCTOR DEVICES 审中-公开
标题翻译： TRANCH-GATE半导体器件的制造
公开(公告)号：WO9954918A3
公开(公告)日：2000-02-24
申请号：PCT/IB9900537
申请日：1999-03-29
申请人： KONINKL PHILIPS ELECTRONICS NV , PHILIPS SVENSKA AB
发明人： LUO JIKUI
IPC分类号： H01L29/78 , H01L21/331 , H01L21/336 , H01L21/8234 , H01L27/082 , H01L27/088
CPC分类号： H01L21/823487 , H01L27/0823 , H01L27/088 , H01L29/66348
摘要： The manufacture of a trench-gate semiconductor device, for example a MOSFET or IGBT, includes the steps of forming at a surface (10a) of a semiconductor body (10) a first mask (51) having a first window (51a), and later forming a second mask (52) having a smaller window (52a) by providing sidewall extensions (52b) on the first mask (51). A source region (13) is formed by dopant (63) introduced via the first window (51a), whereas a trench (20) is etched at the smaller window (52a) to extend through a body region (15) and into an underlying portion of a drain region (14). The gate (11) is provided in the trench (20) adjacent to where the channel (12) of the device is accommodated. After removing the second mask (52), a source electrode (23) is provided to contact the source region (13) and an adjacent region (15) of the body (10) at the surface (10a). This method permits the use of self-aligned masking techniques while providing good reproduceability in the doping of the source region (13) and adjacent region (15) and in the contact area of the source electrode (23) with both the source region (13) and the adjacent region (15).
摘要翻译：沟槽栅极半导体器件（例如MOSFET或IGBT）的制造包括以下步骤：在半导体本体（10）的表面（10a）处形成具有第一窗口（51a）的第一掩模（51），以及稍后通过在第一掩模（51）上提供侧壁延伸部（52b）形成具有较小窗口（52a）的第二掩模（52）。源区域（13）由通过第一窗口（51a）引入的掺杂剂（63）形成，而沟槽（20）在较小窗口（52a）处被蚀刻以延伸通过体区域（15）并进入下面的漏区（14）的一部分。门（11）设置在相邻于容纳通道（12）的位置的沟槽（20）中。在去除第二掩模（52）之后，提供源极（23）以在表面（10a）处接触源极区域（13）和主体（10）的相邻区域（15）。该方法允许使用自对准掩蔽技术，同时在源极区域（13）和相邻区域（15）的掺杂以及源电极（23）与源区域（13）的接触区域中提供良好的可再生性）和相邻区域（15）。

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