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101. 发明申请

WO2010023608A2 LOW COST MOS TRANSISTOR FOR RF APPLICATIONS 审中-公开
标题翻译：用于RF应用的低成本MOS晶体管
公开(公告)号：WO2010023608A2
公开(公告)日：2010-03-04
申请号：PCT/IB2009053707
申请日：2009-08-24
申请人： NXP BV , MEUNIER-BEILLARD PHILIPPE , HERINGA ANCO , DUFFY RAYMOND J
发明人： MEUNIER-BEILLARD PHILIPPE , HERINGA ANCO , DUFFY RAYMOND J
IPC分类号： H01L21/28
CPC分类号： H01L21/28114 , H01L21/26513 , H01L21/26586 , H01L21/2807 , H01L21/28247 , H01L29/42376 , H01L29/4966 , H01L29/66545 , H01L29/6659 , H01L29/7833
摘要： The present invention relates to a MOS transistor for RF applications with a notched gate. The phrase "metal-oxide-semiconductor" is a reference to the physical structure of certain field-effect transistors, having a metal gate electrode placed on top of an oxide insulator, which in turn is on top of a semiconductor material. Instead of metal (usually aluminum in the very old days), current gate electrodes (including those up to the 65 nanometer technology node) are almost always made from a different material, polysilicon, but the terms MOS and CMOS nevertheless continue to be used for the modern descendants of the original process. Metal gates have made a comeback with the advent of high-k dielectric materials in the CMOS process.
摘要翻译：本发明涉及一种具有缺口门的RF应用的MOS晶体管。短语“金属氧化物半导体”是指一些场效应晶体管的物理结构，其中金属栅电极位于氧化物绝缘体的顶部，而金属栅电极又在半导体材料的顶部。代替金属（通常是在过去的铝），目前的栅极电极（包括直到65纳米技术节点的栅极）几乎总是由不同的材料，多晶硅制成，但是MOS和CMOS仍然继续用于现代后代的原始过程。随着CMOS工艺中高k介电材料的出现，金属门已经复出了。

102. 发明申请

WO2010014246A1 PERFORMANCE ENHANCEMENT IN PMOS AND NMOS TRANSISTORS ON THE BASIS OF SILICON/CARBON MATERIAL 审中-公开
标题翻译：基于硅/碳材料的PMOS和NMOS晶体管的性能增强
公开(公告)号：WO2010014246A1
公开(公告)日：2010-02-04
申请号：PCT/US2009/004417
申请日：2009-07-31
申请人： GLOBALFOUNDRIES INC. , HOENTSCHEL, Jan , PAPAGEORGIOU, Vassilios , HANNON, Belinda
发明人： HOENTSCHEL, Jan , PAPAGEORGIOU, Vassilios , HANNON, Belinda
IPC分类号： H01L21/8238 , H01L21/336 , H01L21/265 , H01L29/78
CPC分类号： H01L27/092 , H01L21/26506 , H01L21/26513 , H01L21/26586 , H01L21/823807 , H01L21/823814 , H01L21/84 , H01L27/1203 , H01L29/1033 , H01L29/1083 , H01L29/1608 , H01L29/165 , H01L29/665 , H01L29/6653 , H01L29/6656 , H01L29/66636 , H01L29/7833 , H01L29/7843 , H01L29/7847 , H01L29/7848
摘要： A silicon/germanium material and a silicon/carbon material may be provided in transistors of different conductivity type (150P, 150N) on the basis of an appropriate manufacturing regime without unduly contributing to overall process complexity. Furthermore, appropriate implantation species may be provided through exposed surface areas of the cavities (103P, 103N) prior to forming the corresponding strained semiconductor alloy (153), thereby additionally contributing to enhanced overall transistor performance. In other embodiments a silicon/carbon material may be formed in a P-channel transistor (150P) and an N-channel transistor (150N), while the corresponding tensile strain component may be overcompensated for by means of a stress memorization technique in the P-channel transistor. Thus, the advantageous effects of the carbon species, such as enhancing overall dopant profile of P-channel transistors, may be combined with an efficient strain component while enhanced overall process uniformity may also be accomplished.
摘要翻译：可以在适当的制造方案的基础上，在不同导电类型（150P，150N）的晶体管中提供硅/锗材料和硅/碳材料，而不会不利地导致整个工艺的复杂性。此外，在形成相应的应变半导体合金（153）之前，可以通过空腔（103P，103N）的暴露的表面区域提供适当的注入物质，从而另外有助于增强整体晶体管性能。在其他实施例中，可以在P沟道晶体管（150P）和N沟道晶体管（150N）中形成硅/碳材料，而相应的拉伸应变分量可以通过在P中的应力记忆技术过度补偿通道晶体管。因此，可以将诸如增强P沟道晶体管的整体掺杂物分布的碳物质的有益效果与有效的应变分量组合，同时可以实现增强的整体工艺均匀性。

103. 发明申请

WO2009085488A2 DEVICE WITH ASYMMETRIC SPACERS 审中-公开
标题翻译：具有不对称间隔的装置
公开(公告)号：WO2009085488A2
公开(公告)日：2009-07-09
申请号：PCT/US2008084565
申请日：2008-11-24
申请人： INTEL CORP , SHAH UDAY , BAN IBRAHIM S , RACHMADY WILLY
发明人： SHAH UDAY , BAN IBRAHIM S , RACHMADY WILLY
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66628 , H01L21/26586 , H01L21/31155 , H01L29/1083 , H01L29/517 , H01L29/6653 , H01L29/6656 , H01L29/66636 , H01L29/66659
摘要： An asymmetrical spacer adjacent a gate is formed. This asymmetry is used to form offset regions in a device.
摘要翻译：形成与栅极相邻的不对称间隔物。这种不对称用于在器件中形成偏移区域。

104. 发明申请

WO2009070514A1 USING ION IMPLANTATION TO CONTROL TRENCH DEPTH AND ALTER OPTICAL PROPERTIES OF A SUBSTRATE 审中-公开
标题翻译：使用离子植入来控制基底的深度和更好的光学性质
公开(公告)号：WO2009070514A1
公开(公告)日：2009-06-04
申请号：PCT/US2008/084444
申请日：2008-11-23
申请人： VARIAN SEMICONDUCTOR EQUIPMENT ASSOCIATES, INC. , NUNAN, Peter
发明人： NUNAN, Peter
IPC分类号： H01L21/3065 , H01L21/265
CPC分类号： H01L21/26506 , G03F1/34 , G03F1/80 , H01L21/0334 , H01L21/0337 , H01L21/26586 , H01L21/266
摘要： A method for using ion implantation to create a precision trench in a mask or semiconductor substrate and to alter the optical properties of a mask or semiconductor substrate. In one embodiment, the method may include providing a semiconductor substrate or a mask, forming a damage layer in semiconductor substrate or the mask via ion implantation; wherein the damage layer is formed to a desired depth of the trench; etching the semiconductor substrate or mask to create the trench to the desired depth. In another embodiment, ion implantation is used to alter the optical properties of a mask.
摘要翻译：一种使用离子注入在掩模或半导体衬底中产生精密沟槽并改变掩模或半导体衬底的光学特性的方法。在一个实施例中，该方法可以包括提供半导体衬底或掩模，通过离子注入在半导体衬底或掩模中形成损伤层; 其中所述损伤层形成为所述沟槽的期望深度; 蚀刻半导体衬底或掩模以产生到期望深度的沟槽。在另一个实施例中，使用离子注入来改变掩模的光学性质。

105. 发明申请

WO2009058187A1 STRUCTURE AND FABRICATION OF SEMICONDUCTOR ARCHITECTURE HAVING FIELD-EFFECT TRANSISTORS ESPECIALLY SUITABLE FOR ANALOG APPLICATIONS. 审中-公开
标题翻译：具有特殊适用于模拟应用的场效应晶体管的半导体结构的结构和制造。
公开(公告)号：WO2009058187A1
公开(公告)日：2009-05-07
申请号：PCT/US2008/011463
申请日：2008-10-02
申请人： NATIONAL SEMICONDUCTOR CORPORATION
发明人： BULUCEA, Constantin
IPC分类号： H01L29/78 , H01L21/02 , H01L21/70 , H01L21/8238
CPC分类号： H01L29/7833 , H01L21/26513 , H01L21/26586 , H01L21/823807 , H01L21/823814 , H01L21/823892 , H01L29/1045 , H01L29/105 , H01L29/1083 , H01L29/665
摘要： An insulated-gate field-effect transistor (100, 100V, 140, 150, 150V, 160, 170, 170V, 180, 180V, 190, 210, 210W, 220, 220U, 220V, 220W, 380, 480, 500, 510, 530, or 540) has a hypoabrupt vertical dopant profile below one (104, 264, or 564) of its source/drain zones for reducing the parasitic capacitance along the pn junction between that source/drain zone and adjoining body material (108, 268, or 568). In particular, the concentration of semiconductor dopant which defines the conductivity type of the body material increases by at least a factor of 10 in moving from that source/drain zone down to an underlying body-material location no more than 10 times deeper below the upper semiconductor surface than that source/drain zone. The body material preferably includes a more heavily doped pocket portion (120, 280, or 580) situated along the other source/drain zone (102, 262, or 562). The combination of the hypoabrupt vertical dopant profile below the first- mentioned source/drain zone, normally serving as the drain, and the pocket portion along the second- mentioned source/drain zone, normally serving as the source, enables the resultant asymmetric transistor to be especially suitable for high-speed analog applications.
摘要翻译：绝缘栅场效应晶体管（100,100V，140,150,150V，160,170,170V，180,180V，190,210,210W，220,220U，220V，220W，380,480,500,610），530或540）具有低于其源极/漏极区的一个（104,264或564）的低破坏垂直掺杂剂轮廓，用于减小沿着该源极/漏极区与相邻主体材料（108， 268或568）。特别地，限定主体材料的导电类型的半导体掺杂剂的浓度在从该源极/漏极区向下移动到下面的物体 - 物质位置之前至少增加10倍，不超过上部的10倍半导体表面比该源/漏区。主体材料优选地包括沿着另一个源极/漏极区（102,262或562）设置的更重掺杂的凹穴部分（120,280或580）。通常用作漏极的第一提及的源极/漏极区下方的低破坏垂直掺杂物轮廓的组合以及通常用作源的第二提及的源极/漏极区的凹穴部分的组合使得所得到的不对称晶体管能够特别适用于高速模拟应用。

106. 发明申请

WO2009046239A1 HIGH PERFORMANCE MOSFET 审中-公开
标题翻译：高性能MOSFET
公开(公告)号：WO2009046239A1
公开(公告)日：2009-04-09
申请号：PCT/US2008/078652
申请日：2008-10-03
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , ZHU, Huilong , WANG, Jing
发明人： ZHU, Huilong , WANG, Jing
IPC分类号： H01L21/8232 , H01L27/06
CPC分类号： H01L21/26586 , H01L29/66651 , H01L29/7833
摘要： A semiconductor structure which exhibits high device performance and improved short channel effects is provided. In particular, the present invention provides a metal oxide semiconductor field effect transistor (MOFET) that includes a low dopant concentration within an inversion layer of the structure; the inversion layer is an epitaxial semiconductor layer that is formed atop a portion of the semiconductor substrate. The inventive structure also includes a well region of a first conductivity type beneath the inversion layer, wherein the well region has a central portion and two horizontally abutting end portions. The central portion has a higher concentration of a first conductivity type dopant than the two horizontally abutting end portions. Such a well region may be referred to as a non-uniform super-steep retrograde well.
摘要翻译：提供了具有高器件性能和改善的短沟道效应的半导体结构。特别地，本发明提供一种金属氧化物半导体场效应晶体管（MOFET），其包括在该结构的反转层内的低掺杂剂浓度; 反型层是形成在半导体衬底的一部分顶上的外延半导体层。本发明的结构还包括在反转层下面的第一导电类型的阱区，其中阱区具有中心部分和两个水平邻接的端部。中心部分具有比两个水平邻接端部更高的第一导电类型掺杂剂的浓度。这样的井区域可以被称为不均匀的超陡逆行井。

107. 发明申请

WO2009025308A1 トレンチ構造を利用した横型高駆動能力半導体装置审中-公开
标题翻译：使用TRENCH结构的水平高性能半导体器件
公开(公告)号：WO2009025308A1
公开(公告)日：2009-02-26
申请号：PCT/JP2008/064852
申请日：2008-08-20
申请人：セイコーインスツル株式会社 , 理崎智光
发明人：理崎智光
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/78 , H01L21/26586 , H01L29/045 , H01L29/4236 , H01L29/66621 , H01L29/66795 , H01L29/7825 , H01L29/7835 , H01L29/7851
摘要：　トランジスタの電流駆動能力を上げるために、ゲート長方向に対し平行に複数本のトレンチを形成することによって単位面積当たりのゲート幅を増大させる高駆動能力横型ＭＯＳとし、さらにトレンチ凹凸部の全ての半導体表面が結晶面{100}になるようにトレンチパターンをレイアウトし、ゲート面を全て{100}にする。
摘要翻译：提供了一种高驱动性能水平MOS，其中通过形成平行于栅极长度方向的多个沟槽来增加每单位面积的栅极宽度，以改善晶体管的电流驱动性能。此外，布置沟槽图案以允许沟槽不均匀部分的所有半导体表面为{100}晶面，并允许所有栅极表面为{100}晶面。

108. 发明申请

WO2007018812A3 SEMICONDUCTOR DEVICES AND METHOD OF FABRICATION 审中-公开
标题翻译：半导体器件和制造方法
公开(公告)号：WO2007018812A3
公开(公告)日：2009-01-22
申请号：PCT/US2006025260
申请日：2006-06-28
申请人： FREESCALE SEMICONDUCTOR INC , YANG HONGNING , ZUO JIANG-KAI
发明人： YANG HONGNING , ZUO JIANG-KAI
IPC分类号： H01L21/336
CPC分类号： H01L29/7835 , H01L21/26586 , H01L21/823807 , H01L21/823892 , H01L29/1045 , H01L29/1083 , H01L29/66659
摘要： A semiconductor having an ~5V operational range, including a drain (110) side enhanced gate-overlapped LDD (GOLD) and a source side (108) halo implant region (114) and well implant. A method in accordance with an embodiment of the invention comprises forming a gate electrode (106) overlying a substrate (101) and a very lightly doped epitaxial layer (102) formed on the substrate (101). A high energy implant region forms a well (116) in a source side of the lightly doped epitaxial layer. A self-aligned halo implant region (114) is formed on a source side (108) of the device and within the high energy well implant (116). An implant region (112) on a drain side (110) of the lightly doped epitaxial layer (102) forms the gate overlapped LDD (GOLD). A doped region (108) within the halo implant region forms a source (108). A doped region (110) within the gate overlapped LDD (GOLD) forms a drain (110). The structure enables the manufacture of a deep submicron (
摘要翻译：具有〜5V工作范围的半导体，包括漏极（110）侧增强的栅极重叠LDD（GOLD）和源极侧（108）晕圈注入区域（114）和阱注入。根据本发明的实施例的方法包括形成覆盖在衬底（101）上的栅电极（106）和形成在衬底（101）上的非常轻掺杂的外延层（102）。高能注入区域在轻掺杂外延层的源极侧形成阱（116）。自对准卤素注入区（114）形成在器件的源极（108）上并在高能量阱注入（116）内。在轻掺杂外延层（102）的漏极侧（110）上的注入区域（112）形成栅极重叠LDD（GOLD）。卤素注入区域内的掺杂区域（108）形成源极（108）。在栅极重叠LDD（GOLD）内的掺杂区域（110）形成漏极（110）。该结构使得能够使用现有的0.13μm工艺流程制造深亚微米（<0.3μm）功率MOSFET（100），而无需附加的掩模和处理步骤。

109. 发明申请

WO2008120335A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2008120335A1
公开(公告)日：2008-10-09
申请号：PCT/JP2007/056716
申请日：2007-03-28
申请人：富士通マイクロエレクトロニクス株式会社 , 宮下俊彦 , 池田圭司
发明人：宮下俊彦 , 池田圭司
IPC分类号： H01L21/336 , H01L21/8238 , H01L27/092 , H01L29/78
CPC分类号： H01L21/823807 , H01L21/26506 , H01L21/26586 , H01L21/823814 , H01L21/823864 , H01L29/66628 , H01L29/66636 , H01L29/66659 , H01L29/7833 , H01L29/7843 , H01L29/7848
摘要：　半導体装置は、半導体基板上のゲート電極（１３）と、前記ゲート電極下方の半導体基板領域に設けられるチャネル領域（ＣＨ）と、前記チャネル領域に応力を与える歪生成層（２１）と、を有し、前記チャネル領域のソース端（Ａ）に印加される歪みの絶対値は、ドレイン端に印加される歪みの絶対値よりも大きい。良好な構成例では、ゲート電極の側壁に形成されるサイドウォールスペーサ（１７）をさらに有し、前記ゲート電極のソース側に形成されるサイドウウォール幅（Ｗ１）が、前記ゲート電極のドレイン側に形成されるサイドウォール幅（Ｗ２）よりも小さい。
摘要翻译：提供一种半导体器件，其包括在半导体衬底上的栅电极（13），形成在栅电极下方的半导体衬底区域中的沟道区（CH）和用于向沟道区施加应力的应变产生层。施加到沟道区的源极端子（A）的应变的绝对值大于施加到漏极端子的应变的绝对值。在构成的令人满意的例子中，半导体器件还包括形成在栅电极的侧壁中的侧壁间隔物（17），并且形成在栅电极的源极侧的侧壁宽度（W1）小于形成在栅电极的漏极侧的侧壁宽度（W2）。

110. 发明申请

WO2008086366A3 SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体器件
公开(公告)号：WO2008086366A3
公开(公告)日：2008-09-18
申请号：PCT/US2008050532
申请日：2008-01-08
申请人： MAXPOWER SEMICONDUCTOR INC , DARWISH MOHAMED N
发明人： DARWISH MOHAMED N
IPC分类号： H01L29/76
CPC分类号： H01L29/66734 , H01L21/02164 , H01L21/0217 , H01L21/02321 , H01L21/2003 , H01L21/265 , H01L21/2658 , H01L21/26586 , H01L21/28008 , H01L21/30604 , H01L21/324 , H01L21/76224 , H01L21/823885 , H01L29/0619 , H01L29/0634 , H01L29/0649 , H01L29/0653 , H01L29/0661 , H01L29/0692 , H01L29/0696 , H01L29/0847 , H01L29/0878 , H01L29/1095 , H01L29/408 , H01L29/4236 , H01L29/42368 , H01L29/66537 , H01L29/66666 , H01L29/7802 , H01L29/7809 , H01L29/7811 , H01L29/7813 , H01L29/7827 , H01L29/7835
摘要： A semiconductor structure includes a number of semiconductor regions, a pair of dielectric regions and a pair of terminals. The first and second regions of the structure are respectively coupled to the first and second terminals. The third region of the structure is disposed between the first and second regions. The dielectric regions extend into the third region. A concentration of doping impurities present in the third region and a distance between the dielectric regions define an electrical characteristic of the structure. The electrical characteristic of the structure is independent of the width of the dielectric regions width. The first and second regions are of opposite conductivity types. The structure optionally includes a fourth region that extends into the third region, and surrounds a portion of the pair of dielectric regions. The interface region between the dielectric regions and the fourth region includes intentionally introduced charges.
摘要翻译：一种半导体结构包括多个半导体区域，一对介电区域和一对端子。该结构的第一和第二区域分别连接到第一和第二端子。结构的第三区域布置在第一和第二区域之间。介电区域延伸到第三区域中。存在于第三区域中的掺杂杂质浓度和介电区域之间的距离限定了结构的电特性。该结构的电特性与电介质区域宽度的宽度无关。第一和第二区域具有相反的导电类型。该结构可选地包括延伸到第三区域中并且围绕该对电介质区域的一部分的第四区域。电介质区域和第四区域之间的界面区域包括有意引入的电荷。

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