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1. 发明专利

TW201120629A 封閉迴路軟錯誤率靈敏度控制 CLOSED-LOOP SOFT ERROR RATE SENSITIVITY CONTROL 审中-公开
简体标题：封闭回路软错误率灵敏度控制 CLOSED-LOOP SOFT ERROR RATE SENSITIVITY CONTROL
公开(公告)号：TW201120629A
公开(公告)日：2011-06-16
申请号：TW099104413
申请日：2010-02-11
申请人： LSI公司
发明人：透納馬克F , 布朗傑佛瑞S
IPC分类号： G06F
CPC分类号： G11C11/4125 , G11C5/147 , G11C11/41 , G11C29/52 , G11C2029/0409 , G11C2029/5002
摘要：本發明揭示一種用於控制由於電子電路上之輻射衝擊而引起的軟錯誤率(SER)之封閉迴路回饋系統。一可變靈敏度軟錯誤率偵測器提供一對應於該軟錯誤率之輸出。將此輸出供應至一電壓控制器。將該電壓控制器之輸出饋送回至感測器之靈敏度控制，因此形成一回饋迴路。該電壓控制器之輸出可為軟錯誤率感測器之電源供應。亦可使用該軟錯誤率感測器之輸出來啟用及停用容錯方案或警告一使用者。
简体摘要：本发明揭示一种用于控制由于电子电路上之辐射冲击而引起的软错误率(SER)之封闭回路回馈系统。一可变灵敏度软错误率侦测器提供一对应于该软错误率之输出。将此输出供应至一电压控制器。将该电压控制器之输出馈送回至传感器之灵敏度控制，因此形成一回馈回路。该电压控制器之输出可为软错误率传感器之电源供应。亦可使用该软错误率传感器之输出来激活及停用容错方案或警告一用户。

2. 发明专利

TWI235373B 雙埠半導體記憶裝置 DUAL PORT SEMICONDUCTOR MEMORY DEVICE 有权
简体标题：双端口半导体记忆设备 DUAL PORT SEMICONDUCTOR MEMORY DEVICE
公开(公告)号：TWI235373B
公开(公告)日：2005-07-01
申请号：TW092136992
申请日：2003-12-26
申请人：三星電子股份有限公司 SAMSUNG ELECTRONICS CO., LTD.
发明人：李泰政 LEE, TAE-JUNG , 金炳善 KIM, BYUNG-SUN , 李準珩 LEE, JOON-HYUNG
IPC分类号： G11C
CPC分类号： H01L27/1104 , G09G3/3611 , G11C7/02 , G11C8/16 , G11C11/4125 , H01L27/11
摘要：一種具有PMOS掃描電晶體之雙埠半導體記憶裝置，其包括兩個PMOS電晶體、兩個NMOS下拉電晶體、兩個NMOS通路電晶體以及一PMOS掃描電晶體。其中，由於掃描電晶體係PMOS型態，因此可增進此雙埠半導體記憶裝置之雜訊容限。此外，上述之七個電晶體係配置於依序交替配置的兩個N型井以及兩個P型井上。因此，記憶胞之長軸方向的長度將遠大於短軸方向的長度。此記憶胞佈局之位元線對可平行於相鄰井區之邊界，例如在記憶胞之短軸方向上，以助於縮短位元線對之長度，而位元線與互補位元線之間更可配置導線，以避免串音干擾。
简体摘要：一种具有PMOS扫描晶体管之双端口半导体记忆设备，其包括两个PMOS晶体管、两个NMOS下拉晶体管、两个NMOS通路晶体管以及一PMOS扫描晶体管。其中，由于扫描晶体管系PMOS型态，因此可增进此双端口半导体记忆设备之噪声容限。此外，上述之七个晶体管系配置于依序交替配置的两个N型井以及两个P型井上。因此，记忆胞之长轴方向的长度将远大于短轴方向的长度。此记忆胞布局之比特线对可平行于相邻井区之边界，例如在记忆胞之短轴方向上，以助于缩短比特线对之长度，而比特线与互补比特线之间更可配置导线，以避免串音干扰。

3. 发明专利

TW440829B 輻射防護强化六電晶體隨機存取記憶體及記憶體元件有权
简体标题：辐射防护强化六晶体管随机存取内存及内存组件
公开(公告)号：TW440829B
公开(公告)日：2001-06-16
申请号：TW088109304
申请日：1999-08-02
申请人：洛克希德馬丁公司
发明人：羅伯C.伯丁
IPC分类号： G11C , H01L
CPC分类号： H01L27/1104 , G11C11/4125
摘要：一種記憶體裝置包括輻射防護強化CMOS靜態隨機存取記憶體(SRAM)晶胞。記憶體裝置包含一陣列成對字線及互補成對位元線。多個記憶體晶胞設置於選定成對字線及位元線交叉點。感測放大器耦合至成對互補位元線。 SRAM晶胞包括六個電晶體，包括兩個交叉耦合反相器對及二PFET閘極用於寫入及讀取交叉耦合反相器對。電阻器可用於由各反相器對之P+擴散分離N+擴散,及一閘極至汲極重疊可包括於其餘晶胞節點，因此米勒效應電容可提供額外單一事件擾動免疫而無可察覺地寫入延遲增加。一個具體例包括輻射防護強化CMOS靜態隨機存取記憶體晶胞,具有第一反相器對包括一第一PFET及一第一 NFET藉一電阻器汲極至汲極串聯耦合，該電阻器之電阻可比第一PFET之源極至汲極電阻大一級幅度，第一PFET包括於NWELL之P+汲極擴散，此處部分閘極重疊P+汲極擴散，第二反相器對包括第二PFET及第二NFET藉電阻器串聯耦合汲極至汲極，電阻器之電阻可比第二PFET之源極至汲極電阻大一級幅度，第二PFET包括P+汲極擴散於NWELL，此處部分閘極重疊P+汲極擴散，第一通閘 PFET耦合第一PFET之閘極、第一NFET之閘極，及第二 PFET之P+汲極擴散，及第二通閘PFET耦合至第二PFET之閘極、第二NFET之閘極及第一PFET之P+汲極擴散。
简体摘要：一种内存设备包括辐射防护强化CMOS静态随机存取内存(SRAM)晶胞。内存设备包含一数组成对字线及互补成对比特线。多个内存晶胞设置于选定成对字线及比特线交叉点。传感放大器耦合至成对互补比特线。 SRAM晶胞包括六个晶体管，包括两个交叉耦合反相器对及二PFET闸极用于写入及读取交叉耦合反相器对。电阻器可用于由各反相器对之P+扩散分离N+扩散,及一闸极至汲极重叠可包括于其余晶胞节点，因此米勒效应电容可提供额外单一事件扰动免疫而无可察觉地写入延迟增加。一个具体例包括辐射防护强化CMOS静态随机存取内存晶胞,具有第一反相器对包括一第一PFET及一第一 NFET藉一电阻器汲极至汲极串联耦合，该电阻器之电阻可比第一PFET之源极至汲极电阻大一级幅度，第一PFET包括于NWELL之P+汲极扩散，此处部分闸极重叠P+汲极扩散，第二反相器对包括第二PFET及第二NFET藉电阻器串联耦合汲极至汲极，电阻器之电阻可比第二PFET之源极至汲极电阻大一级幅度，第二PFET包括P+汲极扩散于NWELL，此处部分闸极重叠P+汲极扩散，第一通闸 PFET耦合第一PFET之闸极、第一NFET之闸极，及第二 PFET之P+汲极扩散，及第二通闸PFET耦合至第二PFET之闸极、第二NFET之闸极及第一PFET之P+汲极扩散。

4. 发明专利

TW297158B 半導體積體電路裝置及其製造方法失效
简体标题：半导体集成电路设备及其制造方法
公开(公告)号：TW297158B
公开(公告)日：1997-02-01
申请号：TW084103673
申请日：1995-04-14
申请人：日立超愛爾.愛斯.愛工程股份有限公司 , 日立製作所股份有限公司
发明人：三谷真一郎 , 山中俊明 , 池田修二 , 佐藤和重 , 深見彰 , 菊島健一 , 飯田雅也
IPC分类号： H01L
CPC分类号： H01L27/11 , G11C11/412 , G11C11/4125 , H01L21/76895 , H01L27/0203 , H01L27/0207 , H01L27/1104 , Y10S257/904
摘要：在以６個ＭＩＳＦＥＴ構成記憶單元之完全ＣＭＯＳ型的ＳＲＡＭ中，藉由在構成記憶單元之驅動用ＭＩＳＦＥＴ、轉送用ＭＩＳＦＥＴ、以及負載用ＭＩＳＦＥＴ之各閘極之第１導電層的上層所形成的高熔點金屬矽化物層而來形成用於連接ＣＭＯＳ反相器之彼此輸出入端子間的一對的局部配線，而將形成在該局部配線之上層的基準電壓線配置成與局部配線呈重合而形成電容元件。
又將局部配線配置成重合在第１導電層上，而在局部配線與第１導電層之間形成電容元件。
又利用矽化處理等之低電阻化方法來形成局部配線。此外則將轉送用ＭＩＳＦＥＴ之閘極的低電阻化方法與局部配線形成方法設成共同之方法。
简体摘要：在以６个ＭＩＳＦＥＴ构成记忆单元之完全ＣＭＯＳ型的ＳＲＡＭ中，借由在构成记忆单元之驱动用ＭＩＳＦＥＴ、转送用ＭＩＳＦＥＴ、以及负载用ＭＩＳＦＥＴ之各闸极之第１导电层的上层所形成的高熔点金属硅化物层而来形成用于连接ＣＭＯＳ反相器之彼此输出入端子间的一对的局部配线，而将形成在该局部配线之上层的基准电压线配置成与局部配线呈重合而形成电容组件。又将局部配线配置成重合在第１导电层上，而在局部配线与第１导电层之间形成电容组件。又利用硅化处理等之低电阻化方法来形成局部配线。此外则将转送用ＭＩＳＦＥＴ之闸极的低电阻化方法与局部配线形成方法设成共同之方法。

5. 发明专利

TW201812754A 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置审中-公开
简体标题：内存设备及其工作方法、半导体设备、电子构件以及电子设备
公开(公告)号：TW201812754A
公开(公告)日：2018-04-01
申请号：TW106130041
申请日：2017-09-01
申请人：日商半導體能源硏究所股份有限公司 , SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人：石津貴彦 , ISHIZU, TAKAHIKO , 加藤清 , KATO, KIYOSHI
IPC分类号： G11C7/12 , G11C11/4074
CPC分类号： G11C7/12 , G11C5/148 , G11C8/08 , G11C11/4074 , G11C11/4091 , G11C11/4125 , G11C11/419 , G11C11/565
摘要：本發明提供一種能夠進行電源閘控的記憶體裝置。記憶體裝置的記憶單元包括雙穩態電路、第一電晶體、第二電晶體及備份電路。第一電晶體及第二電晶體分別電連接到第一位元線及第二位元線。設置有用來將第一位元線和第二位元線預充電到不同的電壓的預充電電路。備份電路包括保持節點、輸入節點、輸出節點、第三電晶體、第四電晶體及電容元件。第三電晶體控制保持節點與輸入節點之間的導通狀態。第四電晶體的閘極及電容元件的端子電連接到保持節點。輸入節點與雙穩態電路的節點Q和Qb中的任一個電連接，輸出節點電連接到節點Q和Qb中的另一個。
简体摘要：本发明提供一种能够进行电源闸控的内存设备。内存设备的记忆单元包括双稳态电路、第一晶体管、第二晶体管及备份电路。第一晶体管及第二晶体管分别电连接到第一比特线及第二比特线。设置有用来将第一比特线和第二比特线预充电到不同的电压的预充电电路。备份电路包括保持节点、输入节点、输出节点、第三晶体管、第四晶体管及电容组件。第三晶体管控制保持节点与输入节点之间的导通状态。第四晶体管的闸极及电容组件的端子电连接到保持节点。输入节点与双稳态电路的节点Q和Qb中的任一个电连接，输出节点电连接到节点Q和Qb中的另一个。

6. 发明专利

TW201428894A 靜態隨機存取記憶胞及結構审中-公开
简体标题：静态随机存取记忆胞及结构
公开(公告)号：TW201428894A
公开(公告)日：2014-07-16
申请号：TW102142003
申请日：2013-11-19
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：廖忠志 , LIAW, JHON JHY
IPC分类号： H01L21/8244 , H01L27/11
CPC分类号： G11C11/419 , G11C8/16 , G11C11/412 , G11C11/4125 , H01L27/11
摘要：一種靜態隨機存取記憶胞，包括一第一及第二反相器、至少四通閘裝置、至少二埠、一第一接觸特徵以及一第二接觸特徵。第一及第二反相器交錯耦接，用以儲存資料。第一及第二反相器均具有至少一上拉裝置以及至少二下拉裝置。至少四通閘裝置耦接該兩交錯耦接的反相器。該二埠耦接該至少四通閘裝置，用以進行資料存取。第一接觸特徵接觸該第一反相器的至少二下拉裝置。第二接觸特徵接觸該第二反相器的至少二下拉裝置。
简体摘要：一种静态随机存取记忆胞，包括一第一及第二反相器、至少四通闸设备、至少二端口、一第一接触特征以及一第二接触特征。第一及第二反相器交错耦接，用以存储数据。第一及第二反相器均具有至少一上拉设备以及至少二下拉设备。至少四通闸设备耦接该两交错耦接的反相器。该二端口耦接该至少四通闸设备，用以进行数据存取。第一接触特征接触该第一反相器的至少二下拉设备。第二接触特征接触该第二反相器的至少二下拉设备。

7. 发明专利

TW201225096A 具冗餘位元之記憶體陣列及記憶體元件表決電路 MEMORY ARRAY WITH REDUNDANT BITS AND MEMORY ELEMENT VOTING CIRCUITS 审中-公开
简体标题：具冗余比特之内存数组及内存组件表决电路 MEMORY ARRAY WITH REDUNDANT BITS AND MEMORY ELEMENT VOTING CIRCUITS
公开(公告)号：TW201225096A
公开(公告)日：2012-06-16
申请号：TW100141348
申请日：2011-11-11
申请人：艾特拉公司
发明人：徐洋仲
IPC分类号： G11C
CPC分类号： G06F11/183 , G11C5/005 , G11C11/4125
摘要：本發明揭示一種積體電路,其可具有一記憶體元件陣列。各記憶體元件可具有多個記憶體單元。各記憶體元件可具有一表決電路,該表決電路自該記憶體元件中之該等記憶體單元接收信號。該表決電路可基於該等信號而產生一輸出。由各記憶體元件之該等記憶體單元所儲存的信號可係冗餘的使得該表決電路甚至可在一輻射照射致使該等記憶體單元之一些將其等狀態翻轉至錯誤値之情況下產生一精確輸出。該等記憶體元件可基於記憶體單元,諸如靜態隨機存取記憶體單元及基於閘流體之記憶體單元。
简体摘要：本发明揭示一种集成电路,其可具有一内存组件数组。各内存组件可具有多个内存单元。各内存组件可具有一表决电路,该表决电路自该内存组件中之该等内存单元接收信号。该表决电路可基于该等信号而产生一输出。由各内存组件之该等内存单元所存储的信号可系冗余的使得该表决电路甚至可在一辐射照射致使该等内存单元之一些将其等状态翻转至错误値之情况下产生一精确输出。该等内存组件可基于内存单元,诸如静态随机存取内存单元及基于晶闸管之内存单元。

8. 发明专利

TW201145362A 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME 审中-公开
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
公开(公告)号：TW201145362A
公开(公告)日：2011-12-16
申请号：TW100106543
申请日：2011-02-25
申请人：瑞薩電子股份有限公司
发明人：時田裕文
IPC分类号： H01L
CPC分类号： H01L29/42364 , G11C11/412 , G11C11/4125 , G11C11/419 , H01L21/76224 , H01L21/823462 , H01L21/823842 , H01L21/823857 , H01L21/823871 , H01L27/0207 , H01L27/0629 , H01L27/092 , H01L27/1104 , H01L29/0653 , H01L29/495 , H01L29/513 , H01L29/517
摘要：本發明係於具有包含含有La與Hf之第1高電介質膜之閘極絕緣膜、及包含金屬膜與多晶Si膜之積層膜之閘電極,且形成於被形成於半導體基板之主面上之包含含有氧原子之絕緣膜的元件分離部包圍之活性區域中之n通道型HK/MG電晶體中,在疊置於元件分離部上之上述閘電極之下,形成La之含量少於第1高電介質膜且含有Hf之第2高電介質膜代替第1高電介質膜。
简体摘要：本发明系于具有包含含有La与Hf之第1高电介质膜之闸极绝缘膜、及包含金属膜与多晶Si膜之积层膜之闸电极,且形成于被形成于半导体基板之主面上之包含含有氧原子之绝缘膜的组件分离部包围之活性区域中之n信道型HK/MG晶体管中,在叠置于组件分离部上之上述闸电极之下,形成La之含量少于第1高电介质膜且含有Hf之第2高电介质膜代替第1高电介质膜。

9. 发明专利

TW201123354A 半導體積體電路及ＩＣ卡审中-公开
简体标题：半导体集成电路及ＩＣ卡
公开(公告)号：TW201123354A
公开(公告)日：2011-07-01
申请号：TW099145882
申请日：2003-12-03
申请人：瑞薩電子股份有限公司
发明人：奧田裕一
IPC分类号： H01L , G06K
CPC分类号： H01L23/576 , G06K19/073 , G06K19/07372 , G11C11/412 , G11C11/4125 , H01L2924/0002 , H01L2924/00
摘要：本發明提供一種可防禦藉由光照射積極引起錯誤動作，而不正當獲得保密資訊之卡入侵之半導體積體電路。本發明對IC卡微電腦等半導體積體電路，以標準邏輯處理構成，並搭載與其他電路不易區別，待用電力極小之光檢測器。光檢測器例如具備以初始化動作於靜態閂鎖(120)時保持第一狀態，在構成第一狀態之靜態閂鎖之非導通狀態之半導體元件(112,113)上照射光，而反轉成第二狀態之構造，在記憶胞陣列內配置多數個光檢測器。藉由將靜態閂鎖型之光檢測器放入記憶胞陣列內，可將其隱密配置。可有效防止光照射之反向施工。
简体摘要：本发明提供一种可防御借由光照射积极引起错误动作，而不正当获得保密信息之卡入侵之半导体集成电路。本发明对IC卡微电脑等半导体集成电路，以标准逻辑处理构成，并搭载与其他电路不易区别，待用电力极小之光检测器。光检测器例如具备以初始化动作于静态闩锁(120)时保持第一状态，在构成第一状态之静态闩锁之非导通状态之半导体组件(112,113)上照射光，而反转成第二状态之构造，在记忆胞数组内配置多数个光检测器。借由将静态闩锁型之光检测器放入记忆胞数组内，可将其隐密配置。可有效防止光照射之反向施工。

10. 发明专利

TWI294163B 靜態隨機存取記憶體及其製造方法 SRAM CELL FOR SOFT-ERROR RATE REDUCTION AND CELL STABILITY IMPROVEMENT 有权
简体标题：静态随机存取内存及其制造方法 SRAM CELL FOR SOFT-ERROR RATE REDUCTION AND CELL STABILITY IMPROVEMENT
公开(公告)号：TWI294163B
公开(公告)日：2008-03-01
申请号：TW094117506
申请日：2005-05-27
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：廖忠志 LIAW, JHON JHY
IPC分类号： H01L , G11C
CPC分类号： G11C11/4125 , H01L27/11 , H01L27/1104
摘要：本發明提出一個包含有記憶體單元的靜態隨機存取記憶體(Static Random Access Memory, SRAM)。記憶體單元包含有一第一反向器和一第二反向器。此二反向器彼此耦接在一起。每一個反向器皆含有一上推元件和一下拉元件。上推元件和下拉元件彼此耦接在一起，且上推元件和下拉元件的通道寬度比為1.5到0.8，而上推元件和下拉元件的通道面積比約為3到1。一個通過閘元件耦接到下拉元件。上推元件與通過閘元件的通道寬度比約為3.0到1.2。
简体摘要：本发明提出一个包含有内存单元的静态随机存取内存(Static Random Access Memory, SRAM)。内存单元包含有一第一反向器和一第二反向器。此二反向器彼此耦接在一起。每一个反向器皆含有一上推组件和一下拉组件。上推组件和下拉组件彼此耦接在一起，且上推组件和下拉组件的信道宽度比为1.5到0.8，而上推组件和下拉组件的信道面积比约为3到1。一个通过闸组件耦接到下拉组件。上推组件与通过闸组件的信道宽度比约为3.0到1.2。

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