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1. 发明专利

TW297158B 半導體積體電路裝置及其製造方法失效
简体标题：半导体集成电路设备及其制造方法
公开(公告)号：TW297158B
公开(公告)日：1997-02-01
申请号：TW084103673
申请日：1995-04-14
申请人：日立超愛爾.愛斯.愛工程股份有限公司 , 日立製作所股份有限公司
发明人：三谷真一郎 , 山中俊明 , 池田修二 , 佐藤和重 , 深見彰 , 菊島健一 , 飯田雅也
IPC分类号： H01L
CPC分类号： H01L27/11 , G11C11/412 , G11C11/4125 , H01L21/76895 , H01L27/0203 , H01L27/0207 , H01L27/1104 , Y10S257/904
摘要：在以６個ＭＩＳＦＥＴ構成記憶單元之完全ＣＭＯＳ型的ＳＲＡＭ中，藉由在構成記憶單元之驅動用ＭＩＳＦＥＴ、轉送用ＭＩＳＦＥＴ、以及負載用ＭＩＳＦＥＴ之各閘極之第１導電層的上層所形成的高熔點金屬矽化物層而來形成用於連接ＣＭＯＳ反相器之彼此輸出入端子間的一對的局部配線，而將形成在該局部配線之上層的基準電壓線配置成與局部配線呈重合而形成電容元件。
又將局部配線配置成重合在第１導電層上，而在局部配線與第１導電層之間形成電容元件。
又利用矽化處理等之低電阻化方法來形成局部配線。此外則將轉送用ＭＩＳＦＥＴ之閘極的低電阻化方法與局部配線形成方法設成共同之方法。
简体摘要：在以６个ＭＩＳＦＥＴ构成记忆单元之完全ＣＭＯＳ型的ＳＲＡＭ中，借由在构成记忆单元之驱动用ＭＩＳＦＥＴ、转送用ＭＩＳＦＥＴ、以及负载用ＭＩＳＦＥＴ之各闸极之第１导电层的上层所形成的高熔点金属硅化物层而来形成用于连接ＣＭＯＳ反相器之彼此输出入端子间的一对的局部配线，而将形成在该局部配线之上层的基准电压线配置成与局部配线呈重合而形成电容组件。又将局部配线配置成重合在第１导电层上，而在局部配线与第１导电层之间形成电容组件。又利用硅化处理等之低电阻化方法来形成局部配线。此外则将转送用ＭＩＳＦＥＴ之闸极的低电阻化方法与局部配线形成方法设成共同之方法。

2. 发明专利

TW205112B 半導體積體電路裝置及其製造方法失效
简体标题：半导体集成电路设备及其制造方法
公开(公告)号：TW205112B
公开(公告)日：1993-05-01
申请号：TW081107561
申请日：1992-09-24
申请人：日立超愛爾.愛斯.愛工程股份有限公司 , 日立製作所股份有限公司
发明人：大木長斗司 , 山中俊明 , 石田浩 , 清水昭博 , 橋本孝司 , 橋本直孝
IPC分类号： H01L
CPC分类号： H01L21/76237 , H01L27/105 , Y10S257/903
摘要：本發明，係有關具有複數的微細記憶元件之半導體積體電路裝置及其製造方法，特別關於不會降低擴散層的接合特性，而能抑制ＭＯＳ電晶體之扭折電流的半導體積體電路裝置及其製造方法。
在本發明，被形成在外圍元件領域的場氧化膜２之端部下面和半導體基片１的主表面之間的角度，將被成為比在記憶元件領域所形成之場氧化膜２的端部下面和半導體基片之主表面之間的角度小。同時，在外圍元件領域的場氧化膜２端部之半導體基片１的向主表面方向之延伸，將被成為比在電路元件領域的場氧化膜２端部之半導體基片１的向主表面方向之延伸大。
简体摘要：本发明，系有关具有复数的微细记忆组件之半导体集成电路设备及其制造方法，特别关于不会降低扩散层的接合特性，而能抑制ＭＯＳ晶体管之扭折电流的半导体集成电路设备及其制造方法。在本发明，被形成在外围组件领域的场氧化膜２之端部下面和半导体基片１的主表面之间的角度，将被成为比在记忆组件领域所形成之场氧化膜２的端部下面和半导体基片之主表面之间的角度小。同时，在外围组件领域的场氧化膜２端部之半导体基片１的向主表面方向之延伸，将被成为比在电路组件领域的场氧化膜２端部之半导体基片１的向主表面方向之延伸大。

3. 发明专利

TW145032B 具有正反器之半導體記憶裝置失效
简体标题：具有正反器之半导体记忆设备
公开(公告)号：TW145032B
公开(公告)日：1990-11-01
申请号：TW079103032
申请日：1990-04-16
申请人：日立超愛爾.愛斯.愛工程股份有限公司 , 日立製作所股份有限公司
发明人：下東勝博 , 山中俊明 , 石橋孝一郎 , 佐佐木勝司 , 清水昭博 , 橋本孝司 , 橋本直孝
IPC分类号： H01L , G11C
摘要：本發明乃有關半導體記憶裝置者，尤其是關於高積體、超低電力消費，而且對軟誤差耐性極高之靜態型隨機接達記憶裝置及其製法方法者。本發明之目的乃在提供：可解決記憶格之內儲節部之Ｐ－Ｎ接合之面積減低之障礙，及記憶格動作之安定性劣化等以往技術上之問題，而含有所需面積極小，且對軟誤差耐性極高並進行安定之記憶格動作為可能之靜態型隨機接達記憶格之半導體記憶裝置者。本發明之特徵乃在使用絕緣閘型場效應電晶體__包括具有正反器電路之靜態型隨機接達記憶格群之半導體記憶裝置中；採取在基板上具有第１導電型之轉移用絕緣閘型場效應電晶體，及驅動用絕緣閘型場效應電晶體各兩個；而至少在上述絕緣閘型場效應電晶體之任何一方之上部，形成含有通過區域由多晶硅膜所成，且位於較閘電極為上部之第２導電型之第３絕緣閘型場效應電晶體之互補型之正反器電路；並減低上述驅動用絕緣閘型電晶體及轉移用絕緣閘型場效應電晶體之電流驅動能力之比，使上述驅動用絕緣閘型場效應電晶體之閘電極及轉移用絕緣閘型場效應電晶體之閘電極配置成接近且平行，將上錄第３絕緣閘型場效應電晶體之閘電極自行整合地絕緣成對上述驅動用及轉移用絕緣閘型場效應電晶體之閘電極或容量元件之板電極或接地配線，即使發生連接孔之掩模對準之位移亦不致短路之狀態，並連接於上述正反器電路之內儲節，且由上述第３絕緣閘型場效應電晶體之閘電極來進行上述正反器電路之交叉連接之配線等之構成者。
简体摘要：本发明乃有关半导体记忆设备者，尤其是关于高积体、超低电力消费，而且对软误差耐性极高之静态型随机接达记忆设备及其制法方法者。本发明之目的乃在提供：可解决记忆格之内储节部之Ｐ－Ｎ接合之面积减低之障碍，及记忆格动作之安定性劣化等以往技术上之问题，而含有所需面积极小，且对软误差耐性极高并进行安定之记忆格动作为可能之静态型随机接达记忆格之半导体记忆设备者。本发明之特征乃在使用绝缘闸型场效应晶体管__包括具有正反器电路之静态型随机接达记忆格群之半导体记忆设备中；采取在基板上具有第１导电型之转移用绝缘闸型场效应晶体管，及驱动用绝缘闸型场效应晶体管各两个；而至少在上述绝缘闸型场效应晶体管之任何一方之上部，形成含有通过区域由多晶硅膜所成，且位于较闸电极为上部之第２导电型之第３绝缘闸型场效应晶体管之互补型之正反器电路；并减低上述驱动用绝缘闸型晶体管及转移用绝缘闸型场效应晶体管之电流驱动能力之比，使上述驱动用绝缘闸型场效应晶体管之闸电极及转移用绝缘闸型场效应晶体管之闸电极配置成接近且平行，将上录第３绝缘闸型场效应晶体管之闸电极自行集成地绝缘成对上述驱动用及转移用绝缘闸型场效应晶体管之闸电极或容量组件之板电极或接地配线，即使发生连接孔之掩模对准之位移亦不致短路之状态，并连接于上述正反器电路之内储节，且由上述第３绝缘闸型场效应晶体管之闸电极来进行上述正反器电路之交叉连接之配线等之构成者。

4. 发明专利

TW302537B 半導體積體電路裝置之製造方法及半導體積體電路裝置失效
简体标题：半导体集成电路设备之制造方法及半导体集成电路设备
公开(公告)号：TW302537B
公开(公告)日：1997-04-11
申请号：TW085108633
申请日：1996-07-16
申请人：日立超愛爾.愛斯.愛工程股份有限公司 , 日立製作所股份有限公司
发明人：山中俊明 , 石田浩 , 佐藤和重 , 清水昭博 , 深見彰 , 菊島健一 , 飯田雅也
IPC分类号： H01L
CPC分类号： H01L21/823857
摘要：一種具有ｎ通道型ＭＩＳ電晶體及Ｐ通道型ＭＩＳ電晶體之半導體積體電路裝置，在Ｐ通道型ＭＩＳ電晶體２及ｎ通道型ＭＩＳ電晶體３之閘極絕緣膜２ｄ，３ｄ上實施氧氮化處理後，形成ｎ阱５ｎ，Ｐ阱５Ｐ，Ｐ通道型ＭＩＳ電晶體２，及ｎ通道型ＭＩＳ電晶體３之閾值電壓控制層２ｃ，３ｃ，以便在保持ｎ通道型ＭＩＳ電晶體之可靠性之狀態下提高其吸極電流，而且可使Ｐ通道型ＭＩＳ電晶體細微化。
简体摘要：一种具有ｎ信道型ＭＩＳ晶体管及Ｐ信道型ＭＩＳ晶体管之半导体集成电路设备，在Ｐ信道型ＭＩＳ晶体管２及ｎ信道型ＭＩＳ晶体管３之闸极绝缘膜２ｄ，３ｄ上实施氧氮化处理后，形成ｎ阱５ｎ，Ｐ阱５Ｐ，Ｐ信道型ＭＩＳ晶体管２，及ｎ信道型ＭＩＳ晶体管３之阈值电压控制层２ｃ，３ｃ，以便在保持ｎ信道型ＭＩＳ晶体管之可靠性之状态下提高其吸极电流，而且可使Ｐ信道型ＭＩＳ晶体管细微化。

5. 发明专利

TW544862B 半導體積體電路裝置之製造方法失效
简体标题：半导体集成电路设备之制造方法
公开(公告)号：TW544862B
公开(公告)日：2003-08-01
申请号：TW091112432
申请日：2002-06-07
申请人：日立製作所股份有限公司
发明人：山中俊明 , 西田彰男 , 吉田安子 , 池田修二 , 黑田謙一 , 蒲原史郎 , 木村紳一郎 , 村上英一 , 松岡秀行 , 南正隆
IPC分类号： H01L
CPC分类号： H01L21/823807 , H01L21/2652 , H01L21/823842 , H01L21/823892
摘要：【課題】
井、通道中止層、閘電極、啟始值調整用的離子植入等，僅需該種類數目的光罩，有製程增大、製造成本升高的問題。【解決手段】
兼用井形成時的光阻罩幕，設定低Vth的NMIS與高Vth的PMIS的區域，藉由在NMIS與 PMIS共通的開口部的光阻罩幕，以一次離子植入製程設定高Vth的NMIS與低Vth的PMIS的區域。而且，在閘極氧化後，透過非品質矽膜，進行對井、通道、閘電極的離子植入。【功效】
可藉由複數個CMIS的啟始值電壓的設定或兩極性的閘電極更少的光阻製程來實現。
简体摘要：【课题】井、信道中止层、闸电极、启始值调整用的离子植入等，仅需该种类数目的光罩，有制程增大、制造成本升高的问题。【解决手段】兼用井形成时的光阻罩幕，设置低Vth的NMIS与高Vth的PMIS的区域，借由在NMIS与 PMIS共通的开口部的光阻罩幕，以一次离子植入制程设置高Vth的NMIS与低Vth的PMIS的区域。而且，在闸极氧化后，透过非品质硅膜，进行对井、信道、闸电极的离子植入。【功效】可借由复数个CMIS的启始值电压的设置或两极性的闸电极更少的光阻制程来实现。

6. 发明专利

TW498440B 半導體裝置之製造方法失效
简体标题：半导体设备之制造方法
公开(公告)号：TW498440B
公开(公告)日：2002-08-11
申请号：TW088104722
申请日：1999-03-25
申请人：日立製作所股份有限公司
发明人：西田彰男 , 楠川喜久雄 , 山中俊明 , 橫山夏樹 , 木村紳一郎 , 鈴木範夫 , 土屋修
IPC分类号： H01L
CPC分类号： H01L27/10894 , H01L21/31053 , H01L21/76229 , H01L21/823437 , H01L21/823481 , H01L27/10814
摘要：針對具有由主動領域與場(field)領域密集所形成之記憶墊部之半導體裝置之製造方法，當在半導體基板上堆積了阻止研磨膜後，針對場領域之阻止研磨膜以及半導體基板實施蝕刻而形成溝。此外，在如埋入溝般地堆積了絕緣膜後，將在記憶墊部上之上述絕緣膜部分地予以蝕刻除去，在此狀態下進行化學機械研磨直到阻止研磨膜露出為止。可以使得在主動領域上之阻止研磨膜的膜厚變薄，在能夠提高場領域之電氣的元件分離特性的同時，也可以防止在進行化學機械研磨時，矽基板在記憶墊部的中央附近露出或是絕緣膜殘留在外周附近的矽氮化膜上，可以在記憶墊部之全部的主動領域形成電氣特性一致的元件。
简体摘要：针对具有由主动领域与场(field)领域密集所形成之记忆垫部之半导体设备之制造方法，当在半导体基板上堆积了阻止研磨膜后，针对场领域之阻止研磨膜以及半导体基板实施蚀刻而形成沟。此外，在如埋入沟般地堆积了绝缘膜后，将在记忆垫部上之上述绝缘膜部分地予以蚀刻除去，在此状态下进行化学机械研磨直到阻止研磨膜露出为止。可以使得在主动领域上之阻止研磨膜的膜厚变薄，在能够提高场领域之电气的组件分离特性的同时，也可以防止在进行化学机械研磨时，硅基板在记忆垫部的中央附近露出或是绝缘膜残留在外周附近的硅氮化膜上，可以在记忆垫部之全部的主动领域形成电气特性一致的组件。

7. 发明专利

TW498415B 半導體裝置及其製造方法有权
简体标题：半导体设备及其制造方法
公开(公告)号：TW498415B
公开(公告)日：2002-08-11
申请号：TW090119694
申请日：2001-08-10
申请人：日立製作所股份有限公司
发明人：村上英一 , 西田彰男 , 梅田一德 , 奧山幸祐 , 山中俊明 , 由上二郎 , 木村紳一郎
IPC分类号： H01L
CPC分类号： H01L27/10894 , H01L21/823412 , H01L21/823462 , H01L27/105 , H01L27/10873
摘要：【課題】
在混合存在具有膜厚薄的閘極絕緣膜的MISFET與具有膜厚厚的閘極絕緣膜的MISFET的半導體裝置中，提高具有膜厚厚的閘極絕緣膜的熱載子可靠度。
【解決手段】
具有：
在基板10的第一區域形成厚膜厚的閘極氧化膜(厚膜氧化膜)14，在第二區域形成薄膜厚的閘極氧化膜(薄膜氧化膜)15後，對這些閘極氧化膜14、15實施氮氧化處理之工程
在這些閘極氧化膜14、15上形成閘電極1a~1d之工程；以及
在形成閘電極1a~1d的工程之前或之後，在厚膜厚的閘極氧化膜(厚膜氧化膜)14與基板10的界面的至少一部分，藉由植入氮或包含氮原子的離子，形成高氮氧化區域112之工程。
简体摘要：【课题】在混合存在具有膜厚薄的闸极绝缘膜的MISFET与具有膜厚厚的闸极绝缘膜的MISFET的半导体设备中，提高具有膜厚厚的闸极绝缘膜的热载子可靠度。【解决手段】具有：在基板10的第一区域形成厚膜厚的闸极氧化膜(厚膜氧化膜)14，在第二区域形成薄膜厚的闸极氧化膜(薄膜氧化膜)15后，对这些闸极氧化膜14、15实施氮氧化处理之工程在这些闸极氧化膜14、15上形成闸电极1a~1d之工程；以及在形成闸电极1a~1d的工程之前或之后，在厚膜厚的闸极氧化膜(厚膜氧化膜)14与基板10的界面的至少一部分，借由植入氮或包含氮原子的离子，形成高氮氧化区域112之工程。

8. 发明专利

TW414941B 半導體裝置及圖型形成方法有权
简体标题：半导体设备及图型形成方法
公开(公告)号：TW414941B
公开(公告)日：2000-12-11
申请号：TW088107933
申请日：1999-05-15
申请人：日立製作所股份有限公司
发明人：關口知紀 , 田中稔彥 , 山中俊明 , 阪田健 , 木村勝高
IPC分类号： H01L
CPC分类号： H01L27/10882 , G03F1/36 , H01L21/32139 , H01L23/528 , H01L27/105 , H01L27/10894 , H01L2924/0002 , H01L2924/00
摘要：記憶體中對具波長以下線寬之微細字元線或資料線進行圖型化時，在記憶體陣列與副字元線驅動器或感測放大器之境界部，因圖型端部所生繞射光干擾致字元線或資料線端短路，或斷線等問題產生。
解決方法為，於對字元線或資料線圖型化處理之掩罩圖型(a)中，改變終端部之相鄰字元線之長度使前端偏移，再令字元線端傾斜去掉角部。
效果:阻劑圖型內之分離或圖型間之接觸可防止，圖型化時之配線斷線或配線短路可防止。
简体摘要：内存中对具波长以下线宽之微细字符线或数据线进行图型化时，在内存数组与副字符线驱动器或传感放大器之境界部，因图型端部所生绕射光干扰致字符线或数据线端短路，或断线等问题产生。解决方法为，于对字符线或数据线图型化处理之掩罩图型(a)中，改变终端部之相邻字符线之长度使前端偏移，再令字符线端倾斜去掉角部。效果:阻剂图型内之分离或图型间之接触可防止，图型化时之配线断线或配线短路可防止。

9. 发明专利

TW419793B 半導體積體電路失效
简体标题：半导体集成电路
公开(公告)号：TW419793B
公开(公告)日：2001-01-21
申请号：TW088113660
申请日：1999-08-10
申请人：日立製作所股份有限公司
发明人：山中俊明 , 木村紳一郎 , 松岡秀行 , 阪田健 , 關口知紀
IPC分类号： H01L
CPC分类号： H01L23/528 , H01L27/10894 , H01L28/90 , H01L2924/0002 , H01L2924/00
摘要：本發明之目的在於提供一種半導體積體電路裝置，其係於同一配線電極層之形成光罩上，島狀之配線電極圖案與線狀之配線電極圖案不混在一起，而可形成於相位移位之雷本森(__________)裝置不造成矛盾的相位圖案裝置。在本發明中，係對於以線上之最小尺寸a的間隔所配置之不同相位配線電極2、3、4，在此配線電極圖案2、3所挾住的部分，不配置同一配線電極層所形成的島狀圖案，而使上層之插件電極5與下層之插件電極l不介由配線電極而直接連接，以形成插件電極7。藉此，雷本森配置成為可能，並可提高圖案密度，故能實現高積體的半導體積體電路裝置。
简体摘要：本发明之目的在于提供一种半导体集成电路设备，其系于同一配线电极层之形成光罩上，岛状之配线电极图案与线状之配线电极图案不混在一起，而可形成于相位移位之雷本森(__________)设备不造成矛盾的相位图案设备。在本发明中，系对于以在线之最小尺寸a的间隔所配置之不同相位配线电极2、3、4，在此配线电极图案2、3所挟住的部分，不配置同一配线电极层所形成的岛状图案，而使上层之插件电极5与下层之插件电极l不介由配线电极而直接连接，以形成插件电极7。借此，雷本森配置成为可能，并可提高图案密度，故能实现高积体的半导体集成电路设备。

10. 发明专利

TW345730B 半導體記憶裝置及其製造方法失效
简体标题：半导体记忆设备及其制造方法
公开(公告)号：TW345730B
公开(公告)日：1998-11-21
申请号：TW086110817
申请日：1997-07-29
申请人：日立製作所股份有限公司
发明人：山中俊明 , 木村紳一郎 , 伊藤清男 , 阪田健 , 松岡秀行 , 關口知紀
IPC分类号： H01L
CPC分类号： H01L27/10855 , H01L27/105 , H01L27/10808 , H01L27/10885 , H01L27/10888 , H01L27/10894 , H01L27/1104 , H01L27/1108 , H01L27/1116 , H01L28/90
摘要：在半導體基體之活性領域上或閘極上設有由ＴｉＮ所形成之插塞（ｐｌｕｇ）電極１１而積層形成。藉由縮小電容器之積蓄電極１５的開口部，且縮小配線電極１３的線寬，可以在積蓄電極１５的連接部分確保與配線電極１１的裕度，而縮小記憶單元之所需要的面積。更者，連周邊電路之ＣＭＩＳＦＥＴ部或靜態ＲＡＭ之記憶單元也共同使用上述插塞電極，且分別使各自的配置輕巧化。
简体摘要：在半导体基体之活性领域上或闸极上设有由ＴｉＮ所形成之插塞（ｐｌｕｇ）电极１１而积层形成。借由缩小电容器之积蓄电极１５的开口部，且缩小配线电极１３的线宽，可以在积蓄电极１５的连接部分确保与配线电极１１的裕度，而缩小记忆单元之所需要的面积。更者，连周边电路之ＣＭＩＳＦＥＴ部或静态ＲＡＭ之记忆单元也共同使用上述插塞电极，且分别使各自的配置轻巧化。

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