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1. 发明专利

TW297158B 半導體積體電路裝置及其製造方法失效
简体标题：半导体集成电路设备及其制造方法
公开(公告)号：TW297158B
公开(公告)日：1997-02-01
申请号：TW084103673
申请日：1995-04-14
申请人：日立超愛爾.愛斯.愛工程股份有限公司 , 日立製作所股份有限公司
发明人：三谷真一郎 , 山中俊明 , 池田修二 , 佐藤和重 , 深見彰 , 菊島健一 , 飯田雅也
IPC分类号： H01L
CPC分类号： H01L27/11 , G11C11/412 , G11C11/4125 , H01L21/76895 , H01L27/0203 , H01L27/0207 , H01L27/1104 , Y10S257/904
摘要：在以６個ＭＩＳＦＥＴ構成記憶單元之完全ＣＭＯＳ型的ＳＲＡＭ中，藉由在構成記憶單元之驅動用ＭＩＳＦＥＴ、轉送用ＭＩＳＦＥＴ、以及負載用ＭＩＳＦＥＴ之各閘極之第１導電層的上層所形成的高熔點金屬矽化物層而來形成用於連接ＣＭＯＳ反相器之彼此輸出入端子間的一對的局部配線，而將形成在該局部配線之上層的基準電壓線配置成與局部配線呈重合而形成電容元件。
又將局部配線配置成重合在第１導電層上，而在局部配線與第１導電層之間形成電容元件。
又利用矽化處理等之低電阻化方法來形成局部配線。此外則將轉送用ＭＩＳＦＥＴ之閘極的低電阻化方法與局部配線形成方法設成共同之方法。
简体摘要：在以６个ＭＩＳＦＥＴ构成记忆单元之完全ＣＭＯＳ型的ＳＲＡＭ中，借由在构成记忆单元之驱动用ＭＩＳＦＥＴ、转送用ＭＩＳＦＥＴ、以及负载用ＭＩＳＦＥＴ之各闸极之第１导电层的上层所形成的高熔点金属硅化物层而来形成用于连接ＣＭＯＳ反相器之彼此输出入端子间的一对的局部配线，而将形成在该局部配线之上层的基准电压线配置成与局部配线呈重合而形成电容组件。又将局部配线配置成重合在第１导电层上，而在局部配线与第１导电层之间形成电容组件。又利用硅化处理等之低电阻化方法来形成局部配线。此外则将转送用ＭＩＳＦＥＴ之闸极的低电阻化方法与局部配线形成方法设成共同之方法。

2. 发明专利

TW388100B 半導體裝置及其製程失效
简体标题：半导体设备及其制程
公开(公告)号：TW388100B
公开(公告)日：2000-04-21
申请号：TW087102181
申请日：1998-02-17
申请人：日立製作所股份有限公司 , 日立超愛爾.愛斯.愛工程股份有限公司
发明人：石塚典男 , 三浦英生 , 池田修二 , 鈴木範夫 , 松田安司 , 吉田安子 , 山本裕彥
IPC分类号： H01L
CPC分类号： H01L21/76232 , H01L21/76235 , H01L29/78
摘要：一種半導體裝置，其具有高度可靠之凹槽隔離構造，且在凹槽上緣形成有所需之曲率半徑而不形成任何步階。藉由降低在半導體基底上環繞元件隔離凹槽之凹槽上緣之應力產生，可使元件隔離凹槽之形狀最佳化，並使裝置更精細，且改善裝置之電特性。
简体摘要：一种半导体设备，其具有高度可靠之凹槽隔离构造，且在凹槽上缘形成有所需之曲率半径而不形成任何步阶。借由降低在半导体基底上环绕组件隔离凹槽之凹槽上缘之应力产生，可使组件隔离凹槽之形状最优化，并使设备更精细，且改善设备之电特性。

3. 发明专利

TW377516B 半導體積體電路裝置失效
简体标题：半导体集成电路设备
公开(公告)号：TW377516B
公开(公告)日：1999-12-21
申请号：TW084113306
申请日：1995-12-13
申请人：日立製作所股份有限公司 , 日立超愛爾.愛斯.愛工程股份有限公司
发明人：吉住圭一 , 芳賀覺 , 池田修二 , 幕田喜一 , 深澤武
IPC分类号： H01L
CPC分类号： H01L27/1112 , Y10S257/904
摘要：藉由採用每2位元(個)沿著互補性資料線的延伸方向之SRAM的記憶體元件，即反轉與互補性資料線的一方(資料線)連接之連結電極層內的連接孔的配置，及與互補性資料線的另一方(資料線¯)連接之連結電極層內的連接孔的配置之佈局(layout)，可將以連結電極層與同層的A__配線所構成之分流用接地電壓線在微細化時，所增加的GND電阻及電子漂移(electro－migration)耐性的降低，抑制在最小限度內。
简体摘要：借由采用每2比特(个)沿着互补性数据线的延伸方向之SRAM的内存组件，即反转与互补性数据线的一方(数据线)连接之链接电极层内的连接孔的配置，及与互补性数据线的另一方(数据线¯)连接之链接电极层内的连接孔的配置之布局(layout)，可将以链接电极层与同层的A__配线所构成之分流用接地电压线在微细化时，所增加的GND电阻及电子漂移(electro－migration)耐性的降低，抑制在最小限度内。

4. 发明专利

TW198771B 半導體積體電路裝置失效
简体标题：半导体集成电路设备
公开(公告)号：TW198771B
公开(公告)日：1993-01-21
申请号：TW081102565
申请日：1992-04-02
申请人：日立超愛爾.愛斯.愛工程股份有限公司 , 日立製作所股份有限公司
发明人：山崎康司 , 中村英明 , 本城繁 , 池田修二 , 森詒信行
IPC分类号： H01L
CPC分类号： H01L27/1108 , H01L27/0207 , H01L27/1104 , H01L2924/0002 , Y10S257/903 , H01L2924/00
摘要：在此揭示一半導體積體電路裝置其包含一記憶陣列或一記憶柵網其具有規則的安排成矩陣形狀之記憶格。在記億陣列或記憶格之端部份或內部，在用以調整記憶格之區域中，具有其規則性受干援之一元件隔離絕緣薄膜之形狀乃實質的相等於在用以調整安排規則之記憶格之區域中元件隔離絕緣薄膜之形狀。在規則性受干擾之處，形成有一空圖型其形成實質的相等於安排在規則性受干擾之處之端部份之閘電極之形狀。
简体摘要：在此揭示一半导体集成电路设备其包含一记忆数组或一记忆栅网其具有守则的安排成矩阵形状之记忆格。在记亿数组或记忆格之端部份或内部，在用以调整记忆格之区域中，具有其守则性受干援之一组件隔离绝缘薄膜之形状乃实质的相等于在用以调整安排守则之记忆格之区域中组件隔离绝缘薄膜之形状。在守则性受干扰之处，形成有一空图型其形成实质的相等于安排在守则性受干扰之处之端部份之闸电极之形状。

5. 发明专利

TW475252B 含有控制結晶性閘門電極之半導體裝置失效
简体标题：含有控制结晶性闸门电极之半导体设备
公开(公告)号：TW475252B
公开(公告)日：2002-02-01
申请号：TW084109517
申请日：1995-09-12
申请人：日立製作所股份有限公司
发明人：三浦英生 , 守部俊二 , 加藤久幸 , 小池淳義 , 池田修二 , 西村朝雄
IPC分类号： H01L
CPC分类号： H01L21/02667 , C23C16/24 , C23C16/45523 , C23C16/45561 , C23C16/52 , H01L21/02381 , H01L21/02488 , H01L21/02532 , H01L21/02576 , H01L21/02579 , H01L21/02609 , H01L21/0262 , H01L21/28035 , H01L21/28525 , H01L21/28556 , H01L29/045 , H01L29/4916 , H01L29/66757 , H01L31/182 , H01L2924/0002 , Y02E10/546 , Y02P70/521 , H01L2924/00
摘要：一種含有多晶矽薄膜之半導體裝置，其中該矽薄膜之晶粒主要具有柱狀結構，且個別晶粒之結晶取向幾乎位於均一方向，其可藉於底層膜之界面上沈積不摻雜質之矽薄膜或雜質層，隨後沈積摻有雜質之矽薄膜，若需要則接著熱處理以多晶化而製得。
简体摘要：一种含有多晶硅薄膜之半导体设备，其中该硅薄膜之晶粒主要具有柱状结构，且个别晶粒之结晶取向几乎位于均一方向，其可藉于底层膜之界面上沉积不掺杂质之硅薄膜或杂质层，随后沉积掺有杂质之硅薄膜，若需要则接着热处理以多晶化而制得。

6. 发明专利

TW441120B 半導體積體電路裝置失效
简体标题：半导体集成电路设备
公开(公告)号：TW441120B
公开(公告)日：2001-06-16
申请号：TW088118232
申请日：1999-10-21
申请人：日立製作所股份有限公司
发明人：石橋孝一郎 , 池田修二 , 本治己 , 黑田謙一
IPC分类号： H01L
CPC分类号： H01L27/092
摘要：本發明則將被埋入到多種形狀之接觸孔內的金屬層36、39當作配線來使用，將此當作基板偏壓的配線，使第l層的金屬配線層I6、l9變薄，且將此也當作基板偏壓控制用的配線來使用，更者，將第2層的金屬配線層17、18當作銅配線層來使用。藉此，可以提供一以低電力、小面積，且在不增加掩罩的情形下來實現高速動作的半導體電路。
简体摘要：本发明则将被埋入到多种形状之接触孔内的金属层36、39当作配线来使用，将此当作基板偏压的配线，使第l层的金属配线层I6、l9变薄，且将此也当作基板偏压控制用的配线来使用，更者，将第2层的金属配线层17、18当作铜配线层来使用。借此，可以提供一以低电力、小面积，且在不增加掩罩的情形下来实现高速动作的半导体电路。

7. 发明专利

TW418492B 半導體積體電路裝置的製造方法失效
简体标题：半导体集成电路设备的制造方法
公开(公告)号：TW418492B
公开(公告)日：2001-01-11
申请号：TW087106611
申请日：1998-04-29
申请人：日立製作所股份有限公司 , 日立超愛爾.愛斯.愛.系統股份有限公司
发明人：松田安司 , 清水博文 , 山本裕彥 , 小林正道 , 池田修二 , 高松朗 , 鈴木範夫
IPC分类号： H01L
CPC分类号： H01L21/477 , H01L21/76
摘要：一層自一凹槽的側壁中露出之矽氧化物膜2被蝕刻以使用後移位該矽氧化物膜2朝向一主動區域，其位移量被設定為等於或大於即將在稍後的熱氧化步驟中被形成於該凹槽之內壁上的一層矽氧化物膜５的膜厚（Ｔｒ）並且等於或小於其膜厚（Ｔｒ）的兩倍，藉由在１０００℃或者低於１０００℃之低溫的熱處理能夠圓化該凹槽４ａ的肩膀部分，透過控制一熱處理周期而使得該矽氧化物膜５的膜厚（Ｔｒ）係大於該矽氧化物膜２的膜厚（Ｔｐ）並且係等於或小於其膜厚（Ｔｐ）的三倍(Ｔｐ＜Ｔｒ≦３Ｔｐ）。
简体摘要：一层自一凹槽的侧壁中露出之硅氧化物膜2被蚀刻以使用后移位该硅氧化物膜2朝向一主动区域，其位移量被设置为等于或大于即将在稍后的热氧化步骤中被形成于该凹槽之内壁上的一层硅氧化物膜５的膜厚（Ｔｒ）并且等于或小于其膜厚（Ｔｒ）的两倍，借由在１０００℃或者低于１０００℃之低温的热处理能够圆化该凹槽４ａ的肩膀部分，透过控制一热处理周期而使得该硅氧化物膜５的膜厚（Ｔｒ）系大于该硅氧化物膜２的膜厚（Ｔｐ）并且系等于或小于其膜厚（Ｔｐ）的三倍(Ｔｐ＜Ｔｒ≦３Ｔｐ）。

8. 发明专利

TW409314B 半導體裝置及其製造方法失效
简体标题：半导体设备及其制造方法
公开(公告)号：TW409314B
公开(公告)日：2000-10-21
申请号：TW085102446
申请日：1996-02-29
申请人：日立製作所股份有限公司
发明人：三浦英生 , 池田修二 , 鈴木範夫 , 萩原康秀 , 太田裕之 , 西村朝雄
IPC分类号： H01L
CPC分类号： H01L21/28185 , H01L21/28202 , H01L21/28211 , H01L21/321 , H01L21/76202 , H01L29/518
摘要：本發明係一種半導體裝置的製造方法，其特徵係形成熱氧化膜後，氧化膜或矽基板表面露出的狀態下，至少以８００℃以上，理想為９５０℃以上，１４５０℃以下，儘可能在１２００℃以下的溫度實施熱處理5分鐘，理想為２０分鐘後，為了形成晶體管而導入必要的雜質，形成電極，配線，形成絕緣膜及形成第二層配線。
本發明的目的係提供一種半導體裝置的製造方法，係於ＭＯＳ型晶體管構造中，使元件分離氧化膜或柵極氧化膜上局部堆積之薄膜端部的該氧化膜的損傷復原。
為了使氧化膜中的損傷復原時，受損傷之處理後儘量使氧化膜表面露出的狀態，以至少８００℃以上，理想為９５０℃以上，１４５０℃以下，儘可能在１２００℃以下的溫度，氮或氫或氬等惰性氣體或這些的混合氣體或這些中混入約數％(理想為5％以下，更理想為2％以下)氧的混合氣體氣氛下實施熱處理5分鐘以上，儘可能在２０分鐘以上，然後，為了形成晶體管而導入必要的不純物，形成電極，配線，形成絕緣膜及形成第二層配線等。
简体摘要：本发明系一种半导体设备的制造方法，其特征系形成热氧化膜后，氧化膜或硅基板表面露出的状态下，至少以８００℃以上，理想为９５０℃以上，１４５０℃以下，尽可能在１２００℃以下的温度实施热处理5分钟，理想为２０分钟后，为了形成晶体管而导入必要的杂质，形成电极，配线，形成绝缘膜及形成第二层配线。本发明的目的系提供一种半导体设备的制造方法，系于ＭＯＳ型晶体管构造中，使组件分离氧化膜或栅极氧化膜上局部堆积之薄膜端部的该氧化膜的损伤复原。为了使氧化膜中的损伤复原时，受损伤之处理后尽量使氧化膜表面露出的状态，以至少８００℃以上，理想为９５０℃以上，１４５０℃以下，尽可能在１２００℃以下的温度，氮或氢或氩等惰性气体或这些的混合气体或这些中混入约数％(理想为5％以下，更理想为2％以下)氧的混合气体气氛下实施热处理5分钟以上，尽可能在２０分钟以上，然后，为了形成晶体管而导入必要的不纯物，形成电极，配线，形成绝缘膜及形成第二层配线等。

9. 发明专利

TW296463B 半導體裝置及其製造方法失效
简体标题：半导体设备及其制造方法
公开(公告)号：TW296463B
公开(公告)日：1997-01-21
申请号：TW084109622
申请日：1995-09-14
申请人：日立製作所股份有限公司
发明人：三浦英生 , 太田裕之 , 池田修二
IPC分类号： H01L
CPC分类号： H01L21/32
摘要：本發明乃形成矽膜或另外之矽氮化膜於矽氮化膜及矽晶圓之上面，以進行熱氧化(作用)。又在掩罩端部設置階梯部(層差)。
由於形成矽膜或另外之矽氮化膜，由而在掩罩端部之一點並不會產生過度之應力集中，而可防止晶體缺陷之產生。又因設置階梯部，使之熱氧化時，即使生長氧化膜於掩罩下之狀態下，亦可確保元件隔離區域之氧化膜厚度。
简体摘要：本发明乃形成硅膜或另外之硅氮化膜于硅氮化膜及硅晶圆之上面，以进行热氧化(作用)。又在掩罩端部设置阶梯部(层差)。由于形成硅膜或另外之硅氮化膜，由而在掩罩端部之一点并不会产生过度之应力集中，而可防止晶体缺陷之产生。又因设置阶梯部，使之热氧化时，即使生长氧化膜于掩罩下之状态下，亦可确保组件隔离区域之氧化膜厚度。

10. 发明专利

TW544862B 半導體積體電路裝置之製造方法失效
简体标题：半导体集成电路设备之制造方法
公开(公告)号：TW544862B
公开(公告)日：2003-08-01
申请号：TW091112432
申请日：2002-06-07
申请人：日立製作所股份有限公司
发明人：山中俊明 , 西田彰男 , 吉田安子 , 池田修二 , 黑田謙一 , 蒲原史郎 , 木村紳一郎 , 村上英一 , 松岡秀行 , 南正隆
IPC分类号： H01L
CPC分类号： H01L21/823807 , H01L21/2652 , H01L21/823842 , H01L21/823892
摘要：【課題】
井、通道中止層、閘電極、啟始值調整用的離子植入等，僅需該種類數目的光罩，有製程增大、製造成本升高的問題。【解決手段】
兼用井形成時的光阻罩幕，設定低Vth的NMIS與高Vth的PMIS的區域，藉由在NMIS與 PMIS共通的開口部的光阻罩幕，以一次離子植入製程設定高Vth的NMIS與低Vth的PMIS的區域。而且，在閘極氧化後，透過非品質矽膜，進行對井、通道、閘電極的離子植入。【功效】
可藉由複數個CMIS的啟始值電壓的設定或兩極性的閘電極更少的光阻製程來實現。
简体摘要：【课题】井、信道中止层、闸电极、启始值调整用的离子植入等，仅需该种类数目的光罩，有制程增大、制造成本升高的问题。【解决手段】兼用井形成时的光阻罩幕，设置低Vth的NMIS与高Vth的PMIS的区域，借由在NMIS与 PMIS共通的开口部的光阻罩幕，以一次离子植入制程设置高Vth的NMIS与低Vth的PMIS的区域。而且，在闸极氧化后，透过非品质硅膜，进行对井、信道、闸电极的离子植入。【功效】可借由复数个CMIS的启始值电压的设置或两极性的闸电极更少的光阻制程来实现。

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