专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

TW462056B 半導體裝置失效
简体标题：半导体设备
公开(公告)号：TW462056B
公开(公告)日：2001-11-01
申请号：TW088121215
申请日：1999-12-03
申请人：日立製作所股份有限公司
发明人：竹村理一郎 , 伊藤清男 , 關口知紀 , 阪田健 , 木村勝高
IPC分类号： G11C
CPC分类号： G11C7/06 , G11C7/065 , G11C11/406 , G11C11/4074 , G11C11/4091 , G11C2207/065
摘要：實現即使記憶體陣列電壓低電壓化時,亦可將來自記憶格之微小信號在高速且低消費電力狀態下進行感側的感測放大器。
解決方法為,將過驅動用驅動開關(QDPl)分散配置於感測放大器領域SAA內之同時,利用網狀電源配線(VDBH配線)供給過驅動用電位。
效果:藉過驅動用驅動開關QDPl令資料線對 Dlt、D1b以較資料線振幅大之電壓進行初期感側俾實現高速感側。將驅動開關QDPl分散配置,可分散感側時之電流,並抑制感側時電壓之遠近端差。
简体摘要：实现即使内存数组电压低电压化时,亦可将来自记忆格之微小信号在高速且低消费电力状态下进行感侧的传感放大器。解决方法为,将过驱动用驱动开关(QDPl)分散配置于传感放大器领域SAA内之同时,利用网状电源配线(VDBH配线)供给过驱动用电位。效果:藉过驱动用驱动开关QDPl令数据线对 Dlt、D1b以较数据线振幅大之电压进行初期感侧俾实现高速感侧。将驱动开关QDPl分散配置,可分散感侧时之电流,并抑制感侧时电压之远近端差。

2. 发明专利

TW449687B 計算機系統及計算機系統之障礙處理方法失效
简体标题：计算机系统及计算机系统之障碍处理方法
公开(公告)号：TW449687B
公开(公告)日：2001-08-11
申请号：TW088119943
申请日：1999-11-16
申请人：日立製作所股份有限公司
发明人：關口知紀 , 新井利明 , 古川博 , 池田和美
IPC分类号： G06F
CPC分类号： G06F11/0772 , G06F11/0745 , G06F11/0748 , G06F11/0793 , G06F13/4221
摘要：本發明係關於計算機系統，特別是關於有效率進行障礙處理之計算機系統。其手段為：在規定之時間點，由管理裝置對計算機內之Ｉ／Ｏ匯流排管理裝置傳送通知Ｉ／Ｏ匯流排障礙之產生之Ｉ／Ｏ匯流排信號。而‘，且於Ｉ／Ｏ匯流排管理裝置中，初期化Ｉ／Ｏ匯流排後，將Ｉ／Ｏ匯流排障礙當成以此ＣＰＵ動作之ＯＳ處理中斷通知於計算機之ＣＰＵ。藉由此，即使在Ｉ／Ｏ匯流排障礙產生之情形，在ＯＳ中斷後也可以取得障礙資訊。
简体摘要：本发明系关于计算机系统，特别是关于有效率进行障碍处理之计算机系统。其手段为：在规定之时间点，由管理设备对计算机内之Ｉ／Ｏ总线管理设备发送通知Ｉ／Ｏ总线障碍之产生之Ｉ／Ｏ总线信号。而‘，且于Ｉ／Ｏ总线管理设备中，初期化Ｉ／Ｏ总线后，将Ｉ／Ｏ总线障碍当成以此ＣＰＵ动作之ＯＳ处理中断通知于计算机之ＣＰＵ。借由此，即使在Ｉ／Ｏ总线障碍产生之情形，在ＯＳ中断后也可以取得障碍信息。

3. 发明专利

TW316980B 半導體記憶裝置失效
简体标题：半导体记忆设备
公开(公告)号：TW316980B
公开(公告)日：1997-10-01
申请号：TW085113527
申请日：1996-10-30
申请人：日立製作所股份有限公司
发明人：木村勝高 , 阪田健 , 河原尊之 , 藤澤宏樹 , 關口知紀
IPC分类号： G11C , H01L
CPC分类号： G11C7/1045 , G11C11/22
摘要：習知的強介質影像式隨機存取記憶體(shadow RAM)係以極板的電位或驅動法切換揮發動作模態和不揮發動作模態，但有以下問題:晶片面積增加、儲存、復檢動作速度降低、消耗電力增加等。
本發明使極板電位經常成為一定，寫入不揮發資訊時，加大資料線的振幅，使強介質電容器充分極化。另一方面，寫入揮發資訊時，縮小資料線的振幅，小地抑制極化反轉。
本發明之效果，第一，復檢動作、儲存動作高速，消耗電力小。此外，進行揮發寫入時，強介質電容器的疲勞小，重寫的限制次數大。
简体摘要：习知的强介质影像式随机存取内存(shadow RAM)系以极板的电位或驱动法切换挥发动作模态和不挥发动作模态，但有以下问题:芯片面积增加、存储、复检动作速度降低、消耗电力增加等。本发明使极板电位经常成为一定，写入不挥发信息时，加大数据线的振幅，使强介质电容器充分极化。另一方面，写入挥发信息时，缩小数据线的振幅，小地抑制极化反转。本发明之效果，第一，复检动作、存储动作高速，消耗电力小。此外，进行挥发写入时，强介质电容器的疲劳小，重写的限制次数大。

4. 发明专利

TW498331B 半導體裝置失效
简体标题：半导体设备
公开(公告)号：TW498331B
公开(公告)日：2002-08-11
申请号：TW089104282
申请日：2000-03-09
申请人：日立製作所股份有限公司
发明人：關口知紀 , 竹村理一郎 , 谷一彥 , 木村勝高 , 高橋繼雄
IPC分类号： G11C
CPC分类号： G11C7/02 , G11C5/06 , G11C5/063 , G11C8/08 , G11C8/14 , G11C11/408 , G11C11/4085 , G11C11/4096 , G11C11/4097 , H01L27/0207 , H01L27/10814 , H01L27/10882
摘要：本發明是關於半導體裝置，其課題是在於解決：在追求微細加工的高集成DRAM中，資料線一字元線間的耦台電容會在資料線對間形成不平衡，若在資料線一字元線間的耦合電容中產生不平衡，則會因為在放大資料線時字元線中所產生的雜訊較大，而導致資料線上的微小信號劣化，造成錯誤放大資料的危險性增加。其解決手段：是以隔1條或複數條的方式來將複數個記憶格(該複數個記憶格是連接於一條的資料線)的複數條字元線交互連接於副字元驅動器列(該副字元驅動器列是配置於記憶體陣列的相反側)。其功效：在資料線放大時，正負的字元線雜訊會在副字元驅動器中相互抵消，而使能夠減低字元線雜訊。因此，同防止感測放大器所讀出之信號的劣化，進而能夠提高記憶體動作的可靠性。
简体摘要：本发明是关于半导体设备，其课题是在于解决：在追求微细加工的高集成DRAM中，数据线一字符线间的耦台电容会在数据线对间形成不平衡，若在数据线一字符线间的耦合电容中产生不平衡，则会因为在放大数据线时字符线中所产生的噪声较大，而导致数据在线的微小信号劣化，造成错误放大数据的危险性增加。其解决手段：是以隔1条或复数条的方式来将复数个记忆格(该复数个记忆格是连接于一条的数据线)的复数条字符线交互连接于副字符驱动器列(该副字符驱动器列是配置于内存数组的相反侧)。其功效：在数据线放大时，正负的字符线噪声会在副字符驱动器中相互抵消，而使能够减低字符线噪声。因此，同防止传感放大器所读出之信号的劣化，进而能够提高内存动作的可靠性。

5. 发明专利

TW414941B 半導體裝置及圖型形成方法有权
简体标题：半导体设备及图型形成方法
公开(公告)号：TW414941B
公开(公告)日：2000-12-11
申请号：TW088107933
申请日：1999-05-15
申请人：日立製作所股份有限公司
发明人：關口知紀 , 田中稔彥 , 山中俊明 , 阪田健 , 木村勝高
IPC分类号： H01L
CPC分类号： H01L27/10882 , G03F1/36 , H01L21/32139 , H01L23/528 , H01L27/105 , H01L27/10894 , H01L2924/0002 , H01L2924/00
摘要：記憶體中對具波長以下線寬之微細字元線或資料線進行圖型化時，在記憶體陣列與副字元線驅動器或感測放大器之境界部，因圖型端部所生繞射光干擾致字元線或資料線端短路，或斷線等問題產生。
解決方法為，於對字元線或資料線圖型化處理之掩罩圖型(a)中，改變終端部之相鄰字元線之長度使前端偏移，再令字元線端傾斜去掉角部。
效果:阻劑圖型內之分離或圖型間之接觸可防止，圖型化時之配線斷線或配線短路可防止。
简体摘要：内存中对具波长以下线宽之微细字符线或数据线进行图型化时，在内存数组与副字符线驱动器或传感放大器之境界部，因图型端部所生绕射光干扰致字符线或数据线端短路，或断线等问题产生。解决方法为，于对字符线或数据线图型化处理之掩罩图型(a)中，改变终端部之相邻字符线之长度使前端偏移，再令字符线端倾斜去掉角部。效果:阻剂图型内之分离或图型间之接触可防止，图型化时之配线断线或配线短路可防止。

6. 发明专利

TW495965B 半導體記憶裝置失效
简体标题：半导体记忆设备
公开(公告)号：TW495965B
公开(公告)日：2002-07-21
申请号：TW090106105
申请日：2001-03-15
申请人：日立製作所股份有限公司
发明人：關口知紀 , 谷一彥
IPC分类号： H01L
CPC分类号： G11C11/4091 , G11C7/18 , G11C11/4085 , G11C11/4097
摘要：本發明揭示一種半導體記憶裝置，配設有，沿第1方向配置之多數記憶器陣列領域及與之交互配置之多數感測放大器領域，上述多數記憶器陣列領域分別備有，沿上述第1方向配設之多數位元線，沿垂直於上述第1方向之第2方向配設之多數字線，以及，對應上述多數位元線與上述多數字線之交叉部位配設之多數記憶格，並配設，從向鄰接各感測放大器領域兩側之記憶器陣列領域之一方延伸之位元線，及向另一方延伸之位元線接受一對信號之感測放大器，而獨立設定，對中間夾著兩個以上記憶器陣列領域而分開之兩個記憶器陣列領域之各字線選擇定時或位址。
简体摘要：本发明揭示一种半导体记忆设备，配设有，沿第1方向配置之多数记忆器数组领域及与之交互配置之多数传感放大器领域，上述多数记忆器数组领域分别备有，沿上述第1方向配设之多数码元线，沿垂直于上述第1方向之第2方向配设之多数字线，以及，对应上述多数码元线与上述多数字线之交叉部位配设之多数记忆格，并配设，从向邻接各传感放大器领域两侧之记忆器数组领域之一方延伸之比特线，及向另一方延伸之比特线接受一对信号之传感放大器，而独立设置，对中间夹着两个以上记忆器数组领域而分开之两个记忆器数组领域之各字线选择定时或位址。

7. 发明专利

TW419793B 半導體積體電路失效
简体标题：半导体集成电路
公开(公告)号：TW419793B
公开(公告)日：2001-01-21
申请号：TW088113660
申请日：1999-08-10
申请人：日立製作所股份有限公司
发明人：山中俊明 , 木村紳一郎 , 松岡秀行 , 阪田健 , 關口知紀
IPC分类号： H01L
CPC分类号： H01L23/528 , H01L27/10894 , H01L28/90 , H01L2924/0002 , H01L2924/00
摘要：本發明之目的在於提供一種半導體積體電路裝置，其係於同一配線電極層之形成光罩上，島狀之配線電極圖案與線狀之配線電極圖案不混在一起，而可形成於相位移位之雷本森(__________)裝置不造成矛盾的相位圖案裝置。在本發明中，係對於以線上之最小尺寸a的間隔所配置之不同相位配線電極2、3、4，在此配線電極圖案2、3所挾住的部分，不配置同一配線電極層所形成的島狀圖案，而使上層之插件電極5與下層之插件電極l不介由配線電極而直接連接，以形成插件電極7。藉此，雷本森配置成為可能，並可提高圖案密度，故能實現高積體的半導體積體電路裝置。
简体摘要：本发明之目的在于提供一种半导体集成电路设备，其系于同一配线电极层之形成光罩上，岛状之配线电极图案与线状之配线电极图案不混在一起，而可形成于相位移位之雷本森(__________)设备不造成矛盾的相位图案设备。在本发明中，系对于以在线之最小尺寸a的间隔所配置之不同相位配线电极2、3、4，在此配线电极图案2、3所挟住的部分，不配置同一配线电极层所形成的岛状图案，而使上层之插件电极5与下层之插件电极l不介由配线电极而直接连接，以形成插件电极7。借此，雷本森配置成为可能，并可提高图案密度，故能实现高积体的半导体集成电路设备。

8. 发明专利

TW379366B 半導體積體電路裝置失效
简体标题：半导体集成电路设备
公开(公告)号：TW379366B
公开(公告)日：2000-01-11
申请号：TW087108443
申请日：1998-05-29
申请人：日立製作所股份有限公司 , 日立超愛爾.愛斯.愛.系統股份有限公司
发明人：田中均 , 青木正和 , 木村紳一郎 , 野田浩正 , 關口知紀
IPC分类号： H01L
摘要：具備以外部端子所供給電源電壓作動作之第１電路方塊及以電源電路所形成內部電壓作動作之第２電路方塊的半導體積體電路裝置中，以充電泵電路形成絕對值大於上述內部電壓之電壓，於該輸出電壓與上述內部電壓之間設可變阻抗裝置，藉以上述充電泵電路所形成輸出電壓為動作電壓之差動放大電路來比較基準電壓與上述內部電壓使兩者一致地控制上述可變阻抗裝置，以形成上述內部電壓。
简体摘要：具备以外部端子所供给电源电压作动作之第１电路方块及以电源电路所形成内部电压作动作之第２电路方块的半导体集成电路设备中，以充电泵电路形成绝对值大于上述内部电压之电压，于该输出电压与上述内部电压之间设可变阻抗设备，借以上述充电泵电路所形成输出电压为动作电压之差动放大电路来比较基准电压与上述内部电压使两者一致地控制上述可变阻抗设备，以形成上述内部电压。

9. 发明专利

TW345730B 半導體記憶裝置及其製造方法失效
简体标题：半导体记忆设备及其制造方法
公开(公告)号：TW345730B
公开(公告)日：1998-11-21
申请号：TW086110817
申请日：1997-07-29
申请人：日立製作所股份有限公司
发明人：山中俊明 , 木村紳一郎 , 伊藤清男 , 阪田健 , 松岡秀行 , 關口知紀
IPC分类号： H01L
CPC分类号： H01L27/10855 , H01L27/105 , H01L27/10808 , H01L27/10885 , H01L27/10888 , H01L27/10894 , H01L27/1104 , H01L27/1108 , H01L27/1116 , H01L28/90
摘要：在半導體基體之活性領域上或閘極上設有由ＴｉＮ所形成之插塞（ｐｌｕｇ）電極１１而積層形成。藉由縮小電容器之積蓄電極１５的開口部，且縮小配線電極１３的線寬，可以在積蓄電極１５的連接部分確保與配線電極１１的裕度，而縮小記憶單元之所需要的面積。更者，連周邊電路之ＣＭＩＳＦＥＴ部或靜態ＲＡＭ之記憶單元也共同使用上述插塞電極，且分別使各自的配置輕巧化。
简体摘要：在半导体基体之活性领域上或闸极上设有由ＴｉＮ所形成之插塞（ｐｌｕｇ）电极１１而积层形成。借由缩小电容器之积蓄电极１５的开口部，且缩小配线电极１３的线宽，可以在积蓄电极１５的连接部分确保与配线电极１１的裕度，而缩小记忆单元之所需要的面积。更者，连周边电路之ＣＭＩＳＦＥＴ部或静态ＲＡＭ之记忆单元也共同使用上述插塞电极，且分别使各自的配置轻巧化。

10. 发明专利

TW531788B 半導體裝置失效
简体标题：半导体设备
公开(公告)号：TW531788B
公开(公告)日：2003-05-11
申请号：TW091100497
申请日：2002-01-15
申请人：日立製作所股份有限公司 , 日本電氣股份有限公司
发明人：竹村理一郎 , 高橋繼雄 , 中村正行 , 永井亮 , 高浦則克 , 關口知紀 , 木村紳一郎
IPC分类号： H01L
CPC分类号： G11C7/065 , G11C11/4091 , H01L21/823807 , H01L27/092 , H01L27/10873 , H01L27/10897
摘要：【課題】
提供減小讀出放大器放大時的雜訊成分之一的電晶體啟始值偏差的影響，可在讀出放大器中正確地感測、放大由記憶胞讀出的微小訊號之半導體裝置。【解決手段】
在DRAM晶片Chip中，讀出放大器交叉耦合部分CC使用通道中的雜質濃度低的P+多晶矽閘極的P+閘極PMOSQp0、Qp1與N+多晶矽閘極的N+閘極 NMOSQn0、Qn1，再者，提高PMOS的基板電壓；降低NMOS的基板電壓。據此，降低通道植入所產生的啟始值偏差，在讀出放大器中正確地感測、放大在以低電壓記憶體陣列讀出時於資料線上產生的微小訊號。再者，藉由基板偏壓效應，提昇啟始值，降低在讀出放大器資料保持狀態下的遺漏電流。
简体摘要：【课题】提供减小读出放大器放大时的噪声成分之一的晶体管启始值偏差的影响，可在读出放大器中正确地传感、放大由记忆胞读出的微小信号之半导体设备。【解决手段】在DRAM芯片Chip中，读出放大器交叉耦合部分CC使用信道中的杂质浓度低的P+多晶硅闸极的P+闸极PMOSQp0、Qp1与N+多晶硅闸极的N+闸极 NMOSQn0、Qn1，再者，提高PMOS的基板电压；降低NMOS的基板电压。据此，降低信道植入所产生的启始值偏差，在读出放大器中正确地传感、放大在以低电压内存数组读出时于数据在线产生的微小信号。再者，借由基板偏压效应，提升启始值，降低在读出放大器数据保持状态下的遗漏电流。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式