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1. 发明专利

TWI621245B 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法有权
简体标题：具有增大记忆胞接触区域的半导体内存设备及其制作方法
公开(公告)号：TWI621245B
公开(公告)日：2018-04-11
申请号：TW105108230
申请日：2016-03-17
申请人：美光科技公司 , MICRON TECHNOLOGY, INC.
发明人：王國鎮 , WANG, KUO-CHEN
IPC分类号： H01L27/108
CPC分类号： H01L27/10888 , H01L27/10814 , H01L27/10855 , H01L27/10885 , H01L27/10891 , H01L27/11582 , H01L28/00 , H01L2924/1436

2. 发明专利

TW201711022A 裝置及製作高密度記憶體陣列之方法审中-公开
简体标题：设备及制作高密度内存数组之方法
公开(公告)号：TW201711022A
公开(公告)日：2017-03-16
申请号：TW105111232
申请日：2016-04-11
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：李凱文 , LEE, KEVIN J. , 王奕 , WANG, YIH , 譚伊利耶特 , TAN, ELLIOT N.
IPC分类号： G11C5/02 , G11C5/06
CPC分类号： H01L45/1683 , G11C5/063 , G11C11/161 , H01L27/10814 , H01L27/10826 , H01L27/10855 , H01L27/10879 , H01L27/10888 , H01L27/228 , H01L27/2436 , H01L27/2463 , H01L43/08 , H01L43/12 , H01L45/06 , H01L45/08
摘要：所描述者為一種裝置，其包含：非正交電晶體鰭狀物，其係與電晶體閘極非正交；具有非直角的側邊之擴散接點，該等擴散接點耦接至該非正交電晶體鰭狀物；第一通孔；及至少一記憶體元件，透過該第一通孔之其中至少一者來耦接至該等擴散接點的至少一者。
简体摘要：所描述者为一种设备，其包含：非正交晶体管鳍状物，其系与晶体管闸极非正交；具有非直角的侧边之扩散接点，该等扩散接点耦接至该非正交晶体管鳍状物；第一通孔；及至少一内存组件，透过该第一通孔之其中至少一者来耦接至该等扩散接点的至少一者。

3. 发明专利

TWI549228B 動態隨機存取記憶體單元及其製作方法有权
简体标题：动态随机存取内存单元及其制作方法
公开(公告)号：TWI549228B
公开(公告)日：2016-09-11
申请号：TW103103492
申请日：2014-01-29
申请人：華亞科技股份有限公司 , INOTERA MEMORIES, INC.
发明人：李宗翰 , LEE, TZUNG HAN
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10823 , H01L21/76224 , H01L27/10814 , H01L27/10817 , H01L27/10835 , H01L27/10841 , H01L27/10855 , H01L27/10864 , H01L27/10867 , H01L27/1087 , H01L27/10876 , H01L27/10885 , H01L29/7827

4. 发明专利

TWI546962B 半導體裝置及半導體裝置之製造方法有权
简体标题：半导体设备及半导体设备之制造方法
公开(公告)号：TWI546962B
公开(公告)日：2016-08-21
申请号：TW101137439
申请日：2012-10-11
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：肱岡健一郎 , HIJIOKA, KENICHIRO , 井上尚也 , INOUE, NAOYA , 林喜宏 , HAYASHI, YOSHIHIRO
IPC分类号： H01L29/78 , H01L21/28
CPC分类号： H01L23/528 , H01L21/76807 , H01L21/76816 , H01L21/76895 , H01L21/76897 , H01L23/53266 , H01L27/0207 , H01L27/10814 , H01L27/10835 , H01L27/10852 , H01L27/10885 , H01L27/10891 , H01L27/10894 , H01L28/91 , H01L29/945 , H01L2924/0002 , H01L2924/00

5. 发明专利

TWI534990B 半導體裝置及半導體裝置之製造方法有权
简体标题：半导体设备及半导体设备之制造方法
公开(公告)号：TWI534990B
公开(公告)日：2016-05-21
申请号：TW101130811
申请日：2012-08-24
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：久米一平 , KUME, IPPEI , 肱岡健一郎 , HIJIOKA, KENICHIRO , 井上尚也 , INOUE, NAOYA , 國嶋浩之 , KUNISHIMA, HIROYUKI , 井口學 , IGUCHI, MANABU , 白井浩樹 , SHIRAI, HIROKI
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L27/10894 , H01L27/10808 , H01L27/10814 , H01L27/10852 , H01L28/90

6. 发明专利

TW201612980A 半導體裝置之製造方法审中-公开
简体标题：半导体设备之制造方法
公开(公告)号：TW201612980A
公开(公告)日：2016-04-01
申请号：TW104142013
申请日：2012-01-02
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：間部謙三 , MANABE,KENZO , 井上尚也 , INOUE,NAOYA , 肱岡健一郎 , HIJIOKA,KENICHIRO , 林喜宏 , HAYASHI,YOSHIHIRO
IPC分类号： H01L21/3205 , H01L21/764
CPC分类号： H01L27/1085 , H01L21/768 , H01L23/5223 , H01L23/53238 , H01L23/5329 , H01L23/53295 , H01L27/10814 , H01L27/10852 , H01L27/10885 , H01L27/10894 , H01L28/91 , H01L2924/0002 , H01L2924/00
摘要：本發明旨在提供一種半導體裝置，可實現電容元件電容之增大。半導體裝置包含：基板(半導體基板1)；多層配線層，形成在半導體基板1上，堆疊複數藉由配線及絕緣層構成之配線層；記憶電路200，形成於以俯視觀之，半導體基板1內之記憶電路區域，具有嵌入設在多層配線層內的凹部40內之至少1個以上的電容元件19及周邊電路；邏輯電路100，形成於以俯視觀之，係半導體基板1內與記憶電路區域不同之區域之邏輯電路區域；上部連接配線18，堆疊於該凹部40內，由下部電極14、電容絕緣膜15及上部電極16構成之該電容元件19上；及罩蓋層6c，設置成連接嵌入電容元件19之配線層中設於最上層，構成邏輯電路100之配線8b上表面；且上部連接配線18上表面30與罩蓋膜6c上表面34構成同一面。
简体摘要：本发明旨在提供一种半导体设备，可实现电容组件电容之增大。半导体设备包含：基板(半导体基板1)；多层配线层，形成在半导体基板1上，堆栈复数借由配线及绝缘层构成之配线层；记忆电路200，形成于以俯视观之，半导体基板1内之记忆电路区域，具有嵌入设在多层配线层内的凹部40内之至少1个以上的电容组件19及周边电路；逻辑电路100，形成于以俯视观之，系半导体基板1内与记忆电路区域不同之区域之逻辑电路区域；上部连接配线18，堆栈于该凹部40内，由下部电极14、电容绝缘膜15及上部电极16构成之该电容组件19上；及罩盖层6c，设置成连接嵌入电容组件19之配线层中设于最上层，构成逻辑电路100之配线8b上表面；且上部连接配线18上表面30与罩盖膜6c上表面34构成同一面。

7. 发明专利

TW201507108A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201507108A
公开(公告)日：2015-02-16
申请号：TW103110662
申请日：2014-03-21
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：吉野宏 , YOSHINO, HIROSHI , 旗谷那奈 , HATAYA, NANA , 前川厚志 , MAEKAWA, ATSUSHI
IPC分类号： H01L27/115 , H01L21/28
CPC分类号： H01L21/0338 , H01L21/0337 , H01L21/31144 , H01L27/0207 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/10888 , H01L27/10891
摘要：在被加工層陣列狀形成不滿解析限度的微細的孔圖案。在被加工層(100)上，以平面視之，將第1間隔件(130)形成被夾在第1遮罩層(125)及第1埋設層(135)，覆蓋第1間隔件(130)，以平面視之，將第2間隔件(150)形成被夾在第2遮罩層(145)及第2埋設層(155)。然後，將第2間隔件(150)選擇性除去成至少露出第1間隔件(130)的一部分，更進一步選擇性除去第1間隔件(130)的露出部分，通過除去第1間隔件(130)的部分，選擇性除去被加工層(100)。藉此，就能陣列狀形成不滿解析限度的微細的孔圖案。
简体摘要：在被加工层数组状形成不满解析限度的微细的孔图案。在被加工层(100)上，以平面视之，将第1间隔件(130)形成被夹在第1遮罩层(125)及第1埋设层(135)，覆盖第1间隔件(130)，以平面视之，将第2间隔件(150)形成被夹在第2遮罩层(145)及第2埋设层(155)。然后，将第2间隔件(150)选择性除去成至少露出第1间隔件(130)的一部分，更进一步选择性除去第1间隔件(130)的露出部分，通过除去第1间隔件(130)的部分，选择性除去被加工层(100)。借此，就能数组状形成不满解析限度的微细的孔图案。

8. 发明专利

TW201505102A 半導體裝置的製造方法审中-公开
简体标题：半导体设备的制造方法
公开(公告)号：TW201505102A
公开(公告)日：2015-02-01
申请号：TW103110663
申请日：2014-03-21
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：兵頭賢太郎 , HYODO, KENTARO , 石川重男 , ISHIKAWA, SHIGEO , 阿佐見範之 , ASAMI, NORIYUKI
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L28/90 , H01L21/31111 , H01L27/0207 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/10876 , H01L27/10888 , H01L27/10891
摘要：本發明是在於提供一種可抑制鄰接的下部電極間的短路的發生之半導體裝置的製造方法。製造方法是包含：形成第1層間絕緣膜(161)之工程，及在第1層間絕緣膜(161)中形成圓柱孔(165)之工程，及在圓柱孔(165)形成包含下部電極的電容器之工程。形成第1層間絕緣膜(161)的工程是包含依序使第1絕緣膜(76)，濕蝕刻速率比第1絕緣膜(76)更慢的第2絕緣膜(78)，濕蝕刻速率與第2絕緣膜(78)大致相當且收縮率比第2絕緣膜(78)更小的第3絕緣膜(79)，及蝕刻速率比第3絕緣膜(79)更慢的第4絕緣膜(83)層疊的工程。
简体摘要：本发明是在于提供一种可抑制邻接的下部电极间的短路的发生之半导体设备的制造方法。制造方法是包含：形成第1层间绝缘膜(161)之工程，及在第1层间绝缘膜(161)中形成圆柱孔(165)之工程，及在圆柱孔(165)形成包含下部电极的电容器之工程。形成第1层间绝缘膜(161)的工程是包含依序使第1绝缘膜(76)，湿蚀刻速率比第1绝缘膜(76)更慢的第2绝缘膜(78)，湿蚀刻速率与第2绝缘膜(78)大致相当且收缩率比第2绝缘膜(78)更小的第3绝缘膜(79)，及蚀刻速率比第3绝缘膜(79)更慢的第4绝缘膜(83)层叠的工程。

9. 发明专利

TW201448213A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201448213A
公开(公告)日：2014-12-16
申请号：TW103101424
申请日：2014-01-15
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：藤本紘行 , FUJIMOTO, HIROYUKI
IPC分类号： H01L29/78 , H01L21/28
CPC分类号： H01L27/10808 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/10876 , H01L29/4236 , H01L29/7827
摘要：本發明係一種半導體裝置及其製造方法，其中，有產生有接觸塞與不純物擴散範圍之連接不佳的可能性。具備：具有延伸存在於第1方向所形成之複數之第1溝的半導體基板，和在前述第1溝之下部，隔著閘極絕緣膜而加以埋入之埋入閘極電極，和在前述第1溝之埋入於前述埋入閘極電極上之埋入絕緣膜，和加以設置於前述埋入絕緣膜上之同時，較前述第1溝之寬度為小寬度之分離絕緣膜，和在前述半導體基板上鄰接於前述第1溝而加以設置之擴散範圍，和與前述擴散範圍接觸之導電層，和與前述導電層接觸之接觸塞，前述導電層係亦加以配置於位於前述埋入閘極電極上之前述埋入絕緣膜上之同時，經由前述分離絕緣膜而加以間隔者。
简体摘要：本发明系一种半导体设备及其制造方法，其中，有产生有接触塞与不纯物扩散范围之连接不佳的可能性。具备：具有延伸存在于第1方向所形成之复数之第1沟的半导体基板，和在前述第1沟之下部，隔着闸极绝缘膜而加以埋入之埋入闸极电极，和在前述第1沟之埋入于前述埋入闸极电极上之埋入绝缘膜，和加以设置于前述埋入绝缘膜上之同时，较前述第1沟之宽度为小宽度之分离绝缘膜，和在前述半导体基板上邻接于前述第1沟而加以设置之扩散范围，和与前述扩散范围接触之导电层，和与前述导电层接触之接触塞，前述导电层系亦加以配置于位于前述埋入闸极电极上之前述埋入绝缘膜上之同时，经由前述分离绝缘膜而加以间隔者。

10. 发明专利

TW201448175A 半導體裝置之製造方法审中-公开
简体标题：半导体设备之制造方法
公开(公告)号：TW201448175A
公开(公告)日：2014-12-16
申请号：TW103102480
申请日：2014-01-23
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：前川厚志 , MAEKAWA, ATSUSHI
IPC分类号： H01L27/115 , H01L21/336
CPC分类号： H01L21/31116 , H01L21/02115 , H01L21/02164 , H01L21/0217 , H01L21/02274 , H01L21/3105 , H01L21/31138 , H01L21/31144 , H01L21/76816 , H01L27/10814 , H01L27/10817 , H01L27/10844 , H01L27/10855 , H01L27/10894
摘要：係具備有：在半導體基板上依序形成絕緣膜、第1材料膜之工程；和在第1材料膜上形成具有矩形的第1開口之遮罩膜之工程；和將遮罩膜作為遮罩而對於第1材料膜進行乾蝕刻，以在第1材料膜上形成於第1方向上具有短邊之橢圓形的第2開口之工程。形成遮罩膜之工程，係包含有：形成具有與第1開口之第1方向相對向之側面的第2材料膜和具有與第1開口之第2方向相對向之側面的第3材料膜之工程，第3材料膜之厚度，係較第2材料膜之厚度更厚。
简体摘要：系具备有：在半导体基板上依序形成绝缘膜、第1材料膜之工程；和在第1材料膜上形成具有矩形的第1开口之遮罩膜之工程；和将遮罩膜作为遮罩而对于第1材料膜进行干蚀刻，以在第1材料膜上形成于第1方向上具有短边之椭圆形的第2开口之工程。形成遮罩膜之工程，系包含有：形成具有与第1开口之第1方向相对向之侧面的第2材料膜和具有与第1开口之第2方向相对向之侧面的第3材料膜之工程，第3材料膜之厚度，系较第2材料膜之厚度更厚。

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