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1. 发明专利

TW201515184A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201515184A
公开(公告)日：2015-04-16
申请号：TW103121243
申请日：2014-06-19
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：小川澄男 , OGAWA, SUMIO
IPC分类号： H01L23/62 , H01L23/52
CPC分类号： H01L27/0629 , H01L23/5256 , H01L27/101 , H01L2924/0002 , H01L2924/00
摘要：本發明之半導體裝置，其構成為，係具備有：含有柱體(11)之半導體裝置(10)；和鄰接於柱體(11)之側面的一部分而形成之元件分離體(15)；和被形成於柱體(11)上之磊晶層(14)；和對於磊晶層(14)供給第1電壓之第1接觸插塞(31)；和沿著柱體(11)之側面中的除了前述一部分以外之面所形成的熔絲電極(12)；和被形成於熔絲電極(12)以及柱體(11)之間之熔絲絕緣膜(22)；和被電性連接於熔絲電極(12)處並對於該電極供給第2電壓之第2接觸插塞(32)。
简体摘要：本发明之半导体设备，其构成为，系具备有：含有柱体(11)之半导体设备(10)；和邻接于柱体(11)之侧面的一部分而形成之组件分离体(15)；和被形成于柱体(11)上之磊晶层(14)；和对于磊晶层(14)供给第1电压之第1接触插塞(31)；和沿着柱体(11)之侧面中的除了前述一部分以外之面所形成的熔丝电极(12)；和被形成于熔丝电极(12)以及柱体(11)之间之熔丝绝缘膜(22)；和被电性连接于熔丝电极(12)处并对于该电极供给第2电压之第2接触插塞(32)。

2. 发明专利

TW201513307A 裝置之製造方法审中-公开
简体标题：设备之制造方法
公开(公告)号：TW201513307A
公开(公告)日：2015-04-01
申请号：TW103114675
申请日：2014-04-23
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：河野彰 , KONO, AKIRA
IPC分类号： H01L27/115 , H01L21/336
CPC分类号： H01L27/11563 , H01L29/66833
摘要：裝置之製造方法包含：形成具有突出至較半導體基板之上面更上方之突出部的複數元件分離區域，並在鄰接的突出部之間形成第1凹部的工程；以覆蓋第1凹部之底面和突出部之側面及上面之方式，疊層形成電荷捕獲層及保護絕緣膜，並在第1凹部內形成以保護絕緣膜所構成之第2凹部之工程；以埋設第2凹部之方式，全面形成犧牲膜之工程；及使用乾蝕刻法，蝕刻除去犧牲膜、保護絕緣膜、電荷捕獲層及突出部至第2凹部之底面即是保護絕緣膜之表面露出為止的工程。
简体摘要：设备之制造方法包含：形成具有突出至较半导体基板之上面更上方之突出部的复数组件分离区域，并在邻接的突出部之间形成第1凹部的工程；以覆盖第1凹部之底面和突出部之侧面及上面之方式，叠层形成电荷捕获层及保护绝缘膜，并在第1凹部内形成以保护绝缘膜所构成之第2凹部之工程；以埋设第2凹部之方式，全面形成牺牲膜之工程；及使用干蚀刻法，蚀刻除去牺牲膜、保护绝缘膜、电荷捕获层及突出部至第2凹部之底面即是保护绝缘膜之表面露出为止的工程。

3. 发明专利

TW201513112A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201513112A
公开(公告)日：2015-04-01
申请号：TW103117492
申请日：2014-05-19
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：利穂吉郎 , RIHO, YOSHIRO , 野田浩正 , NODA, HIROMASA
IPC分类号： G11C11/407 , G11C11/409
CPC分类号： G11C7/1048 , G11C11/4094 , G11C11/4096
摘要：實現半導體裝置之低消耗電力化。半導體裝置，係具備有：電晶體(T1)，係使其中一端與主IO線(MIOB)作連接，並於另外一端處被供給有電源電位(VDD)；和電晶體(T2)，係使其中一端與主IO線(MIOT)作連接，並於另外一端處被供給有電源電位(VDD)；和電晶體(T3)，係使其中一端與主IO線(MIOB)作連接，並於另外一端處被供給有接地電位(VSS)；和電晶體(T4)，係使其中一端與主IO線(MIOT)作連接，並於另外一端處被供給有接地電位(VSS)；和控制電路(55)，係基於應供給至主IO線(MIO)處之資料，來對於電晶體(T1~T4)之ON、OFF狀態作控制。電晶體(T1、T2)，係構成為當身為ON時，對於所對應之主IO線供給較電源電位(VDD)而更低之第1電位。電晶體(T3、T4)，係構成為當身為ON時，對於所對應之主IO線供給接地電位(VSS)。
简体摘要：实现半导体设备之低消耗电力化。半导体设备，系具备有：晶体管(T1)，系使其中一端与主IO线(MIOB)作连接，并于另外一端处被供给有电源电位(VDD)；和晶体管(T2)，系使其中一端与主IO线(MIOT)作连接，并于另外一端处被供给有电源电位(VDD)；和晶体管(T3)，系使其中一端与主IO线(MIOB)作连接，并于另外一端处被供给有接地电位(VSS)；和晶体管(T4)，系使其中一端与主IO线(MIOT)作连接，并于另外一端处被供给有接地电位(VSS)；和控制电路(55)，系基于应供给至主IO线(MIO)处之数据，来对于晶体管(T1~T4)之ON、OFF状态作控制。晶体管(T1、T2)，系构成为当身为ON时，对于所对应之主IO线供给较电源电位(VDD)而更低之第1电位。晶体管(T3、T4)，系构成为当身为ON时，对于所对应之主IO线供给接地电位(VSS)。

4. 发明专利

TW201511209A 半導體裝置及半導體裝置之製造方法审中-公开
简体标题：半导体设备及半导体设备之制造方法
公开(公告)号：TW201511209A
公开(公告)日：2015-03-16
申请号：TW103116079
申请日：2014-05-06
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：畠山幸一 , HATAKEYAMA, KOICHI , 伊藤洋行 , ITO, YOUKOU
IPC分类号： H01L23/538
CPC分类号： H01L25/0657 , H01L21/561 , H01L21/565 , H01L23/3128 , H01L23/3135 , H01L23/3142 , H01L23/49827 , H01L23/49838 , H01L23/544 , H01L24/11 , H01L24/17 , H01L24/32 , H01L24/48 , H01L24/49 , H01L24/73 , H01L24/81 , H01L24/97 , H01L25/065 , H01L25/07 , H01L25/18 , H01L25/50 , H01L2223/54433 , H01L2224/13147 , H01L2224/13644 , H01L2224/13655 , H01L2224/16145 , H01L2224/16148 , H01L2224/16227 , H01L2224/17181 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48106 , H01L2224/48227 , H01L2224/48465 , H01L2224/73204 , H01L2224/73265 , H01L2224/81193 , H01L2224/83192 , H01L2224/92125 , H01L2224/97 , H01L2225/0651 , H01L2225/06513 , H01L2225/06517 , H01L2225/06555 , H01L2924/00014 , H01L2924/1011 , H01L2924/1431 , H01L2924/1434 , H01L2924/15747 , H01L2924/15788 , H01L2924/181 , H01L2924/351 , H01L2924/404 , H01L2924/00 , H01L2224/45015 , H01L2924/207 , H01L2224/45099
摘要：本發明係一種半導體裝置及半導體裝置之製造方法，其中，提供降低經由有關封閉樹脂的內部應力特別集中之半導體晶片的端部之壓力，而在封閉樹脂與半導體晶片之間的剝離之產生的技術。本發明係提供：於半導體晶片之背面的至少端部，具有粗面部之半導體裝置及其製造方法。
简体摘要：本发明系一种半导体设备及半导体设备之制造方法，其中，提供降低经由有关封闭树脂的内部应力特别集中之半导体芯片的端部之压力，而在封闭树脂与半导体芯片之间的剥离之产生的技术。本发明系提供：于半导体芯片之背面的至少端部，具有粗面部之半导体设备及其制造方法。

5. 发明专利

TW201507072A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201507072A
公开(公告)日：2015-02-16
申请号：TW103111037
申请日：2014-03-25
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：宇佐美宣丞 , USAMI, SENSHO
IPC分类号： H01L23/12 , H01L23/48
CPC分类号： H05K1/0271 , H01L21/561 , H01L23/16 , H01L23/3128 , H01L23/3135 , H01L24/06 , H01L24/29 , H01L24/32 , H01L24/45 , H01L24/48 , H01L24/49 , H01L24/73 , H01L24/85 , H01L24/92 , H01L24/97 , H01L25/0657 , H01L25/18 , H01L25/50 , H01L2224/04042 , H01L2224/05554 , H01L2224/06135 , H01L2224/2919 , H01L2224/32145 , H01L2224/32225 , H01L2224/45144 , H01L2224/45147 , H01L2224/48091 , H01L2224/48227 , H01L2224/49175 , H01L2224/73265 , H01L2224/85207 , H01L2224/8592 , H01L2224/92247 , H01L2224/97 , H01L2225/0651 , H01L2225/06562 , H01L2924/1434 , H01L2924/15311 , H01L2924/181 , H01L2924/3511 , H05K1/181 , H05K2201/10515 , H05K2201/2009 , H01L2924/00012 , H01L2224/83 , H01L2224/85 , H01L2924/00 , H01L2924/00014
摘要：本發明之課題在於提供一種即使將半導體晶片層積的情形下，仍能抑制翹曲的構造的半導體裝置。本發明之半導體裝置(200)，具有：配線基板(201)；和搭載在配線基板(201)之一方的面上的第1半導體晶片(203)；和以露出第1半導體晶片(203)之一部分的面構成露出面(210a、210b)的方式，層積在第1半導體晶片(203)上的第2半導體晶片(205)；和作為搭載在露出面(210a、210b)上的翹曲調整構件的矽基板(211a、211b)；和以覆蓋第1半導體晶片(203)、第2半導體晶片(205)、矽基板(211a、211b)的方式，形成在配線基板(201)上的密封體(220)。
简体摘要：本发明之课题在于提供一种即使将半导体芯片层积的情形下，仍能抑制翘曲的构造的半导体设备。本发明之半导体设备(200)，具有：配线基板(201)；和搭载在配线基板(201)之一方的面上的第1半导体芯片(203)；和以露出第1半导体芯片(203)之一部分的面构成露出面(210a、210b)的方式，层积在第1半导体芯片(203)上的第2半导体芯片(205)；和作为搭载在露出面(210a、210b)上的翘曲调整构件的硅基板(211a、211b)；和以覆盖第1半导体芯片(203)、第2半导体芯片(205)、硅基板(211a、211b)的方式，形成在配线基板(201)上的密封体(220)。

6. 发明专利

TW201507069A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201507069A
公开(公告)日：2015-02-16
申请号：TW103109050
申请日：2014-03-13
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：長谷川優 , HASEGAWA, YU , 片桐光昭 , KATAGIRI, MITSUAKI
IPC分类号： H01L23/12 , H01L23/48
CPC分类号： H01L24/49 , H01L22/32 , H01L23/3128 , H01L23/49816 , H01L23/49838 , H01L23/525 , H01L24/02 , H01L24/05 , H01L24/09 , H01L24/13 , H01L24/14 , H01L24/16 , H01L24/32 , H01L24/33 , H01L24/48 , H01L25/0657 , H01L2224/0235 , H01L2224/02375 , H01L2224/0401 , H01L2224/05548 , H01L2224/05554 , H01L2224/05567 , H01L2224/13006 , H01L2224/13012 , H01L2224/13013 , H01L2224/13021 , H01L2224/13024 , H01L2224/131 , H01L2224/13147 , H01L2224/14051 , H01L2224/141 , H01L2224/14155 , H01L2224/14156 , H01L2224/14177 , H01L2224/16225 , H01L2224/17517 , H01L2224/32145 , H01L2224/32225 , H01L2224/33181 , H01L2224/48091 , H01L2224/48105 , H01L2224/48227 , H01L2224/49113 , H01L2224/73204 , H01L2224/73265 , H01L2224/81191 , H01L2225/0651 , H01L2225/06565 , H01L2924/00014 , H01L2924/15183 , H01L2924/15311 , H01L2924/181 , H05K1/025 , H05K1/141 , H05K1/185 , H05K2201/10734 , H01L2924/00 , H01L2924/00012 , H01L2924/014 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
摘要：提供一種具備有對於由墊片電極所導致的佔據面積作抑制並且亦能夠進行探針檢測之晶圓等級封裝構造的半導體裝置。係具備有：具有被設置在主面上之第1 以及第2墊片電極(120a、120b)的半導體晶片(100)；和覆蓋半導體晶片(100)之主面的絕緣膜(310、330)；和被設置在絕緣膜(310、330)之間之再配線層(320)；和被設置在絕緣膜(330)上的複數之外部端子(340)。第1墊片電極(120a)和第2墊片電極(120b)，其平面尺寸係互為相異，第1以及第2墊片電極(120a、120b)，係經由再配線層(320)而被與複數之外部端子(340)的其中一者作連接。若依據本發明，則由於係混合存在有尺寸互為相異之墊片電極(120a、120b)，因此係成為能夠對於由墊片電極所導致的佔有面積作抑制並且亦容易地進行探針檢測。
简体摘要：提供一种具备有对于由垫片电极所导致的占据面积作抑制并且亦能够进行探针检测之晶圆等级封装构造的半导体设备。系具备有：具有被设置在主面上之第1 以及第2垫片电极(120a、120b)的半导体芯片(100)；和覆盖半导体芯片(100)之主面的绝缘膜(310、330)；和被设置在绝缘膜(310、330)之间之再配线层(320)；和被设置在绝缘膜(330)上的复数之外部端子(340)。第1垫片电极(120a)和第2垫片电极(120b)，其平面尺寸系互为相异，第1以及第2垫片电极(120a、120b)，系经由再配线层(320)而被与复数之外部端子(340)的其中一者作连接。若依据本发明，则由于系混合存在有尺寸互为相异之垫片电极(120a、120b)，因此系成为能够对于由垫片电极所导致的占有面积作抑制并且亦容易地进行探针检测。

7. 发明专利

TW201507005A 半導體裝置之製造方法审中-公开
简体标题：半导体设备之制造方法
公开(公告)号：TW201507005A
公开(公告)日：2015-02-16
申请号：TW103109666
申请日：2014-03-14
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：香下勝美 , KOGE, KATSUMI
IPC分类号： H01L21/28 , H01L27/115
CPC分类号： H01L27/1087 , H01L27/10814 , H01L27/10852 , H01L27/10876 , H01L28/91 , H01L28/92
摘要：在縱橫比大的孔的側面形成導電層。將阻擋膜(780)及BPSG膜(790A)按順序形成，在BPSG膜(790A)上形成圓筒蝕刻層積遮罩(850)，在圓筒蝕刻層積遮罩(850)形成既定圖案的開口之後，以此為遮罩形成從BPSG膜(790A)至阻擋膜(780)在厚度方向貫通的圓筒孔(810)。其次，形成與圓筒蝕刻層積遮罩(850)之一部分的多晶矽膜(851)、BPSG膜(790A)及阻擋膜(780)的側面相接的導電層之後，除去多晶矽膜(851)及BPSG膜(790A)。若藉由本發明，即變得仍將圖案化使用的遮罩層作為導電層的側壁使用，結果可降低縱橫比。
简体摘要：在纵横比大的孔的侧面形成导电层。将阻挡膜(780)及BPSG膜(790A)按顺序形成，在BPSG膜(790A)上形成圆筒蚀刻层积遮罩(850)，在圆筒蚀刻层积遮罩(850)形成既定图案的开口之后，以此为遮罩形成从BPSG膜(790A)至阻挡膜(780)在厚度方向贯通的圆筒孔(810)。其次，形成与圆筒蚀刻层积遮罩(850)之一部分的多晶硅膜(851)、BPSG膜(790A)及阻挡膜(780)的侧面相接的导电层之后，除去多晶硅膜(851)及BPSG膜(790A)。若借由本发明，即变得仍将图案化使用的遮罩层作为导电层的侧壁使用，结果可降低纵横比。

8. 发明专利

TW201503597A ＤＬＬ電路以及半導體裝置审中-公开
简体标题：ＤＬＬ电路以及半导体设备
公开(公告)号：TW201503597A
公开(公告)日：2015-01-16
申请号：TW103103210
申请日：2014-01-28
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：高橋弘樹 , TAKAHASHI, HIROKI
IPC分类号： H03L7/081 , G11C11/4076 , H03L7/10
CPC分类号： H03L7/08 , G11C7/222 , G11C11/4076 , H03L7/0812 , H03L7/0814 , H03L7/0816
摘要：本發明係一種DLL電路以及半導體裝置，其中，DLL電路係具備：經由以可變之分頻比而分頻第1時脈信號之時，生成第1分頻時脈信號及第2分頻時脈信號之可變分頻電路，和同步於第1分頻時脈信號而變更計數幅度之粒度變更電路，和同步於第2分頻時脈信號而因應前述計數幅度而更新計數值之計數電路，和經由依據因應計數值之延遲量而使第1分頻時脈信號延遲而生成第2時脈信號之可變延遲電路，第1時脈信號與第2時脈信號之相位差與特定的值之大小關係則在計數值之更新前後而逆轉之情況，粒度變更電路係變更計數幅度，而可變分頻電路係將第2分頻時脈信號之分頻比作為較第1分頻時脈信號之分頻比為大。在可調整延遲量之變更幅度之DLL電路中，以短時間作為鎖定狀態。
简体摘要：本发明系一种DLL电路以及半导体设备，其中，DLL电路系具备：经由以可变之分频比而分频第1时脉信号之时，生成第1分频时脉信号及第2分频时脉信号之可变分频电路，和同步于第1分频时脉信号而变更计数幅度之粒度变更电路，和同步于第2分频时脉信号而因应前述计数幅度而更新计数值之计数电路，和经由依据因应计数值之延迟量而使第1分频时脉信号延迟而生成第2时脉信号之可变延迟电路，第1时脉信号与第2时脉信号之相位差与特定的值之大小关系则在计数值之更新前后而逆转之情况，粒度变更电路系变更计数幅度，而可变分频电路系将第2分频时脉信号之分频比作为较第1分频时脉信号之分频比为大。在可调整延迟量之变更幅度之DLL电路中，以短时间作为锁定状态。

9. 发明专利

TW201501307A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201501307A
公开(公告)日：2015-01-01
申请号：TW103105214
申请日：2014-02-18
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：浜田耕治 , HAMADA, KOJI
IPC分类号： H01L29/78 , H01L23/52
CPC分类号： H01L21/84 , H01L27/10814 , H01L27/10826 , H01L27/10885 , H01L27/1203 , H01L27/1211
摘要：本發明係一種半導體裝置，其中，半導體裝置係具有：第1單元電晶體(25)，和第2單元電晶體(27)。第1單元電晶體(25)係包含：呈夾持第1溝(21)地加以配置之第1及第2側壁部通道範圍(63，64)，及加以配置於第1溝(21)之底面(21a)與絕緣層(13-2)之間的第1底部通道範圍(66)。第2單元電晶體(27)係包含：呈夾持第2溝(22)地加以配置之第2及第3側壁部通道範圍(64，76)，及加以配置於第2溝(22)之底面(22a)與絕緣層(13-2)之間的第2底部通道範圍(77)，且加以設置於與第1單元電晶體(25)同一之活性範圍(19)。
简体摘要：本发明系一种半导体设备，其中，半导体设备系具有：第1单元晶体管(25)，和第2单元晶体管(27)。第1单元晶体管(25)系包含：呈夹持第1沟(21)地加以配置之第1及第2侧壁部信道范围(63，64)，及加以配置于第1沟(21)之底面(21a)与绝缘层(13-2)之间的第1底部信道范围(66)。第2单元晶体管(27)系包含：呈夹持第2沟(22)地加以配置之第2及第3侧壁部信道范围(64，76)，及加以配置于第2沟(22)之底面(22a)与绝缘层(13-2)之间的第2底部信道范围(77)，且加以设置于与第1单元晶体管(25)同一之活性范围(19)。

10. 发明专利

TW201501306A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201501306A
公开(公告)日：2015-01-01
申请号：TW103105102
申请日：2014-02-17
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：田中克彥 , TANAKA, KATSUHIKO
IPC分类号： H01L29/78 , H01L21/28
CPC分类号： H01L21/28088 , H01L21/28079 , H01L21/28097 , H01L27/10814 , H01L27/10823 , H01L27/10876 , H01L27/10888 , H01L29/4236 , H01L29/66621 , H01L29/78
摘要：半導體裝置，係具備有：被規定於半導體基板上之活性區域；和被形成於活性區域處，並具有下部和上部之溝渠；和將溝渠之下部以及上部的雙方之內壁面作覆蓋之閘極絕緣膜；和隔著閘極絕緣膜而與溝渠之下部的內壁面相對向之種層；和埋設於溝渠中，並具有隔著種層以及閘極絕緣膜而與溝渠之下部的內壁面相對向之第1部分和並不隔著種層地來隔著閘極絕緣膜而與溝渠之上部的內壁面相對向之第2部分之金屬電極。
简体摘要：半导体设备，系具备有：被规定于半导体基板上之活性区域；和被形成于活性区域处，并具有下部和上部之沟渠；和将沟渠之下部以及上部的双方之内壁面作覆盖之闸极绝缘膜；和隔着闸极绝缘膜而与沟渠之下部的内壁面相对向之种层；和埋设于沟渠中，并具有隔着种层以及闸极绝缘膜而与沟渠之下部的内壁面相对向之第1部分和并不隔着种层地来隔着闸极绝缘膜而与沟渠之上部的内壁面相对向之第2部分之金属电极。

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