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1. 发明公开

KR1020180049483A 출력 버퍼 회로 및 그것을 포함하는 메모리 장치 有权
公开(公告)号：KR1020180049483A
公开(公告)日：2018-05-11
申请号：KR1020160145378
申请日：2016-11-02
申请人： 삼성전자주식회사
发明人： 최훈대
IPC分类号： G11C7/10 , G11C7/02
CPC分类号： H03K19/018564 , G11C7/1051 , G11C29/022 , G11C29/028 , G11C29/50008 , H03K3/012 , H03K17/16 , H03K19/018521 , H03K19/018571 , H03K19/018585 , H03K19/094 , G11C7/02 , G11C7/1057
摘要： 본발명에실시예에따른출력버퍼회로는펄스생성기, 송신기, 그리고엠퍼시스컨트롤러를포함할수 있다. 펄스생성기는엠퍼시스(emphasis)의수행구간을결정하는펄스신호를생성할수 있다. 송신기는펄스신호에따라, 저항보정코드를제공받아저항보정코드에의해결정되는제 1 출력저항값을제공하거나, 엠퍼시스의수행구간동안엠퍼시스동작를수행하기위한엠퍼시스코드를제공받아엠퍼시스코드에의해결정되는제 2 출력저항값을제공하여엠퍼시스동작을수행할수 있다. 엠퍼시시스컨트롤러는펄스신호에따라, 저항보정코드또는엠퍼시스코드를송신기에제공할수 있다.

2. 发明授权

KR101662906B1 백 엔드 오브 라인 부분에 프로그래머블 인터커넥트를 가진 ＦＰＧＡ 장치 有权
标题翻译：具有可编程互连的FPGA器件在器件的线路部分的后端
公开(公告)号：KR101662906B1
公开(公告)日：2016-10-05
申请号：KR1020140177323
申请日：2014-12-10
申请人： 아이엠이씨 브이제트더블유
发明人： 제누,얀 , 스토이델,소에렌 , 토케이,졸트
IPC分类号： H01L21/00
CPC分类号： H03K19/018585 , H01L27/0688 , H01L27/10873 , H01L27/1218 , H01L27/1225 , H01L27/124 , H03K19/1776 , H03K19/17796
摘要： 본원에따른 FPGA에서종래기술의 FPGA로서, 프로그래머블인터커넥트포인트들이하나이상의패스트랜지스터를포함한인터커넥트회로들의형태로제공된다. 본원에따른 FPGA에서, 상기인터커넥트회로들의적어도일부부품들, 바람직하게는상기부품들의모든것들이상기 FPGA의제작공정의백 엔드오브라인과정에서, 즉반도체기판에서금속인터커넥트층들이제작되는과정에서구현된다. 이런방법으로상기반도체표면에서소비되는전체영역은급감한다. 더나아가, 인터커넥트포인트의메모리요소가 SRAM 셀이아닌 DRAM(Dynamic Random Access Memory) 셀로생산되고, 상기 DRAM 셀은상기 SRAM 셀의 6개의트랜지스터들대신에각각의메모리요소들이오직단일셀렉트트랜지스터및 (바람직하게는) 스토리지커패시터만을요구한다. 적어도상기셀렉트트랜지스터및 상기패스트랜지스터및 (만약존재한다면) 바람직하게는상기커패시터까지의제작은상기 BEOL에서낮은누설을가진트랜지스터들의제작을가능하게하는적합한박막반도체층의사용을포함한다. 상기박막반도체의물질에선호되는선택은인듐갈륨아연산화물(Indium Gallium Zinc Oxide)이다.

3. 发明公开

KR1020160091685A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020160091685A
公开(公告)日：2016-08-03
申请号：KR1020150012091
申请日：2015-01-26
申请人： 에스케이하이닉스 주식회사
发明人： 오익수 , 최창규 , 권대한
IPC分类号： G11C7/10 , G11C7/22 , G11C7/12
CPC分类号： H03K19/0013 , H03K3/356104 , H03K3/35613 , H03K3/356165 , H03K19/018521 , H03K19/018571 , H03K19/018585 , G11C7/1057 , G11C7/1021 , G11C7/1048 , G11C7/1066 , G11C7/12 , G11C7/22
摘要： 본발명은반도체장치에관한것으로, 출력회로(Transmitter, TX)를고속동작시킬수 있도록하는반도체칩의전류소비를줄일수 있도록하는기술이다. 이러한본 발명은클록에대응하여입력신호를레벨쉬프팅하여풀업구동신호와풀다운구동신호를출력하는데이터구동부및 코드신호에대응하여풀업구동신호와풀다운구동신호의슬루율을조정하여임피던스가조정된신호를출력단으로출력하는데이터출력부를포함한다.
摘要翻译：本发明涉及一种半导体器件。本发明是用于降低半导体芯片的功耗以允许输出电路（发送器，TX）以高速工作的技术。这样的本发明包括：数据驱动部，其对应于时钟偏移输入电平，并输出上拉驱动信号和下拉驱动信号;以及数据输出部，其调整通过率驱动信号和上拉驱动信号，并且允许阻抗将调整后的信号输出到输出端子。

4. 发明公开

KR1020140147045A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020140147045A
公开(公告)日：2014-12-29
申请号：KR1020140073567
申请日：2014-06-17
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 아오키다케시 , 구로카와요시유키 , 고즈마무네히로 , 나카가와다카시
IPC分类号： G11C5/14 , G11C7/00
CPC分类号： H03K19/0013 , H03K19/018585
摘要： The present invention relates to data retention of a register in a programmable logic element. A volatile storage circuit and a nonvolatile storage circuit are provided in a register of a programmable logic element whose function can be changed in response to a plurality of context signals. The nonvolatile storage circuit includes nonvolatile storage portions for storing data in the register. The number of nonvolatile storage portions corresponds to the number of context signals. With such a structure, the function can be changed each time context signals are switched and data in the register that are changed when the function is changed can be backed up to the nonvolatile storage portion in each function. In addition, the function can be changed each time context signals are switched and the data in the register that are backed up when the function is changed can be recovered to the volatile storage circuit.
摘要翻译：本发明涉及可编程逻辑元件中寄存器的数据保持。易失性存储电路和非易失性存储电路设置在可编程逻辑元件的寄存器中，该可编程逻辑元件的功能可以响应于多个上下文信号而改变。非易失性存储电路包括用于将数据存储在寄存器中的非易失性存储部分。非易失性存储部分的数量对应于上下文信号的数量。通过这样的结构，可以在每次上下文信号切换时改变功能，并且在功能改变时改变的寄存器中的数据可以备份到每个功能中的非易失性存储部分。此外，每当上下文信号被切换并且功能改变时备份的寄存器中的数据可以被恢复到易失性存储电路时，可以改变该功能。

5. 发明公开

KR1020130050821A 임피던스 조절회로 및 이를 포함하는 반도체 장치 审中-实审
标题翻译：用于控制阻抗的电路和包括其的半导体器件
公开(公告)号：KR1020130050821A
公开(公告)日：2013-05-16
申请号：KR1020110116074
申请日：2011-11-08
申请人： 에스케이하이닉스 주식회사
发明人： 고형준
IPC分类号： G11C7/10 , G11C7/22
CPC分类号： H03K19/0005 , H03K19/018557 , H03K19/018585
摘要： PURPOSE: An impedance control circuit and a semiconductor device including the same are provided to improve the accuracy of impedance matching in a termination operation by reducing the impedance mismatch of a pull-up termination unit and a pull-down termination unit. CONSTITUTION: A pull-up code generating unit(310) generates a pull-up impedance control code by using the voltage of a first node. A pull-up impedance unit(330) pulls up the first node with an impedance value determined by a pull-up impedance control code. First to M-th dummy impedance units(350A-350C) are activated or inactivated in response to first to M-th selection signals and pull up a second node. A pull-down code generating unit(360) generates a pull-down impedance control code by using the voltage of the second node. First to M-th pull-down impedance units are activated or inactivated in response to the first to M-th selection signals and pull down the second node. [Reference numerals] (300) Impedance control circuit control unit; (312) Pull-up counter unit; (340) First selection unit; (362) Pull-down counter unit; (380) Second selection unit
摘要翻译：目的：提供一种阻抗控制电路和包括该阻抗控制电路的半导体器件，以通过减小上拉端接单元和下拉终端单元的阻抗失配来提高端接操作中的阻抗匹配精度。构成：上拉代码生成单元（310）通过使用第一节点的电压来产生上拉阻抗控制代码。上拉阻抗单元（330）以由上拉阻抗控制代码确定的阻抗值拉起第一节点。第一至第M个虚拟阻抗单元（350A-350C）响应于第一至第M选择信号被激活或失活并且上拉第二节点。下拉码产生单元（360）通过使用第二节点的电压来产生下拉阻抗控制码。第一至第M下拉阻抗单元响应于第一至第M选择信号被激活或失活，并下拉第二节点。（附图标记）（300）阻抗控制电路控制单元; （312）上拉计数器单元; （340）首选单位; （362）下拉计数器单元; （380）第二选择单元

6. 发明公开

KR1020130033698A 반도체 장치 无效
标题翻译：半导体器件
公开(公告)号：KR1020130033698A
公开(公告)日：2013-04-04
申请号：KR1020110097531
申请日：2011-09-27
申请人： 에스케이하이닉스 주식회사
发明人： 김미혜
IPC分类号： G11C7/10 , G11C5/14
CPC分类号： H03K19/018521 , H03K19/018585
摘要： PURPOSE: A semiconductor device is provided to control the driving of a pre-emphasis according to the change of a PVT(Process, Voltage, and Temperature) by performing a pre-emphasis operation using a pre-emphasis code. CONSTITUTION: A code generating unit(240) generates a pre-emphasis code controlled by corresponding to the change of an impedance code. A main driving unit(210) drives a data output pad by receiving output data and controls driving power in response to the impedance code. A sub driving unit(220) drives the data output pad by receiving the output pad and controls driving power in response to the pre-emphasis code. [Reference numerals] (210) Main driving unit; (220) Sub driving unit; (230) Driving control signal generating unit; (240) Code generating unit;
摘要翻译：目的：提供半导体器件，通过使用预加重代码执行预加重操作，根据PVT（过程，电压和温度）的变化来控制预加重的驱动。构成：代码生成单元（240）生成与阻抗代码的变化对应地控制的预加重代码。主驱动单元（210）通过接收输出数据来驱动数据输出垫，并根据阻抗代码来控制驱动功率。子驱动单元（220）通过接收输出焊盘来驱动数据输出焊盘，并响应于预加重代码来控制驱动功率。（附图标记）（210）主驱动单元; （220）子驱动单元; （230）驱动控制信号发生单元; （240）代码生成单元;

7. 发明授权

KR101123599B1 저전력 고속 인터페이스를 위한 조정가능한 입력 수신기 有权
标题翻译：用于低功率高速接口的可调输入接收器
公开(公告)号：KR101123599B1
公开(公告)日：2012-03-22
申请号：KR1020097027567
申请日：2008-05-28
申请人： 퀄컴 인코포레이티드
发明人： 권창기
IPC分类号： H03K19/003
CPC分类号： H03K19/0027 , H03K19/018528 , H03K19/018585
摘要： 병렬 종단이 없이 레퍼런스 전압 Vref 의 넓은 범위 및 넓은 범위의 주파수 인터페이스를 지원하도록 구성된 의사-차동 입력 수신기가 개시된다. 여기서 개시된 의사-차동 수신기 구현들은 면적, 전력, 및 성능에서 매우 효율적이다. 넓은 주파수 범위의 Vref 조정가능한 입력 수신기가 여기서 개시된다. 수신기는 Vref 모니터링 PMOS 헬퍼 FET 또는 인에이블된 스택된 PMOS 헬퍼 FET 로 구성되어, 수신기가 종래의 CMOS 수신기처럼 Vref = 0 V에서 작동하는 것을 가능하게 할 수 있다. 또한, 수신기는 Vref 모니터링 NMOS 헬퍼 FET 로 구성되어, 병렬 온/오프 다이 종단 임피던스와 출력 드라이버의 임피던스의 비율에 따라, Vref 기반 입력 수신기가 Vref = (0.5 ~ 0.7) Vdd 에서의 트립-포인트 및 바이어스 전류들에 대한 프로그래머빌리티로 작동하는 것을 가능하게 할 수 있다.
수신기, 전류, FET, CMOS

8. 发明授权

KR101094946B1 반도체 집적 회로 失效
标题翻译：半导体集成电路
公开(公告)号：KR101094946B1
公开(公告)日：2011-12-15
申请号：KR1020100008649
申请日：2010-01-29
申请人： 에스케이하이닉스 주식회사
发明人： 김기업
IPC分类号： G11C11/4093 , G11C11/4096 , G11C11/4072 , G11C11/4091
CPC分类号： H03K19/018571 , H03K19/018585 , H04L25/0264
摘要： 본 발명의 반도체 집적 회로는, 프리 드라이브 신호 및 구동력 조절 신호를 입력받아 메인 드라이브 신호를 출력하는 프리 드라이버부, 상기 메인 드라이브 신호를 입력받아 출력 단자로 출력 데이터를 출력하는 메인 드라이버부, 판단 신호를 입력받아 상기 판단 신호에 따라 상기 출력 단자에 연결 또는 차단되는 단자 연결부, 상기 출력 단자를 센싱하여 단자 상태 신호를 출력하는 단자 센싱부 및 리셋 신호와 상기 단자 상태 신호를 입력받아 상기 구동력 조절 신호를 출력하는 구동력 결정부를 포함한다.
摘要翻译：本发明中，预驱动信号和用于接收驱动力控制信号，主驱动器部分接收到所述主驱动信号的输出数据输出所述主驱动信号，并输出至输出端的预驱动器部分中，确定信号的半导体集成电路终端感测单元，用于感测输出终端并输出终端状态信号;终端感测单元，用于接收复位信号和终端状态信号; 并且是一个驱动力确定器。

9. 发明授权

KR100942955B1 터미네이션 저항회로 失效
标题翻译：电阻电路用于端接
公开(公告)号：KR100942955B1
公开(公告)日：2010-02-17
申请号：KR1020080068186
申请日：2008-07-14
申请人： 에스케이하이닉스 주식회사
发明人： 이준우 , 권대한 , 송택상
IPC分类号： G11C7/10 , G11C7/22
CPC分类号： H03K19/018585 , H04L25/0298
摘要： 본 발명은 해상도를 유지하면서도 넓은 범위의 저항값을 가질 수 있는 터미네이션 저항회로에 관한 것으로, 본 발명에 따른 터미네이션 저항회로는, 캘리브래이션 코드가 소정 값을 가지면 논리값이 변하는 제어신호를 생성하는 제어신호 생성부; 상기 캘리브래이션 코드에 응답하여 각각 온/오프되는 다수의 병렬저항; 및 상기 제어신호에 응답하여 터미네이션 저항회로의 전체 저항값을 변경시키기 위한 저항값 변경수단을 포함한다.
캘리브래이션, 터미네이션, 임피던스 매칭

10. 发明公开

KR1020080113970A 반도체 집적회로의 드라이버 저항값 조정장치 失效
标题翻译：半导体集成电路驱动器的电阻值校准装置
公开(公告)号：KR1020080113970A
公开(公告)日：2008-12-31
申请号：KR1020070063068
申请日：2007-06-26
申请人： 에스케이하이닉스 주식회사
发明人： 박재범 , 심영보
IPC分类号： G11C8/04 , G11C5/14
CPC分类号： H03K21/00 , H03K19/018507 , H03K19/018557 , H03K19/018585
摘要： An apparatus for calibrating resistance value of a driver of a semiconductor IC is provided to expand a tunable range of driver resistance value of a semiconductor IC. An apparatus for calibrating resistance value of a driver of a semiconductor IC(Integrated Circuit) comprises a controller(200), a counting device(300), and a comparing device(100). The controller controls a driver resistance value by a code signal, and generates a plurality of counting mode signals. The counting device counts the code signal of a counting unit varied in response to a plurality of counting mode signals according to a count increase/decease signal. The comparing device generates a count increase/decease signal by comparing a voltage converting the code signal with a reference voltage.
摘要翻译：提供了用于校准半导体IC的驱动器的电阻值的装置，以扩大半导体IC的驱动电阻值的可调范围。用于校准半导体IC（集成电路）的驱动器的电阻值的装置包括控制器（200），计数装置（300）和比较装置（100）。控制器通过代码信号控制驱动器电阻值，并产生多个计数模式信号。计数装置对计数单元的代码信号进行计数，根据计数增加/去除信号，响应于多个计数模式信号而变化。比较装置通过将转换代码信号的电压与参考电压进行比较来产生计数增加/减少信号。

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