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1. 发明公开

KR1020180049483A 출력 버퍼 회로 및 그것을 포함하는 메모리 장치 有权
公开(公告)号：KR1020180049483A
公开(公告)日：2018-05-11
申请号：KR1020160145378
申请日：2016-11-02
申请人： 삼성전자주식회사
发明人： 최훈대
IPC分类号： G11C7/10 , G11C7/02
CPC分类号： H03K19/018564 , G11C7/1051 , G11C29/022 , G11C29/028 , G11C29/50008 , H03K3/012 , H03K17/16 , H03K19/018521 , H03K19/018571 , H03K19/018585 , H03K19/094 , G11C7/02 , G11C7/1057
摘要： 본발명에실시예에따른출력버퍼회로는펄스생성기, 송신기, 그리고엠퍼시스컨트롤러를포함할수 있다. 펄스생성기는엠퍼시스(emphasis)의수행구간을결정하는펄스신호를생성할수 있다. 송신기는펄스신호에따라, 저항보정코드를제공받아저항보정코드에의해결정되는제 1 출력저항값을제공하거나, 엠퍼시스의수행구간동안엠퍼시스동작를수행하기위한엠퍼시스코드를제공받아엠퍼시스코드에의해결정되는제 2 출력저항값을제공하여엠퍼시스동작을수행할수 있다. 엠퍼시시스컨트롤러는펄스신호에따라, 저항보정코드또는엠퍼시스코드를송신기에제공할수 있다.

2. 发明公开

KR1020170143127A 터미네이션 저항을 보정하는 반도체 메모리 장치 및 그것의 터미네이션 저항 보정 방법 审中-实审
标题翻译：用于校正终端电阻的半导体存储器件及其终端电阻校正方法
公开(公告)号：KR1020170143127A
公开(公告)日：2017-12-29
申请号：KR1020160076702
申请日：2016-06-20
申请人： 삼성전자주식회사
发明人： 정한기 , 최훈대 , 백진혁
IPC分类号： G11C7/10 , G11C5/14 , G11C11/4093
CPC分类号： H03K19/0005 , G11C11/4074 , G11C11/4076 , G11C11/4082 , G11C11/4085 , G11C11/4093 , G11C11/4099 , G11C29/025 , G11C29/028 , G11C29/50008 , G11C2207/105
摘要： 본발명의실시예에따른메모리장치는제 1 및제 2 온-다이터미네이션회로, 전압생성기, 그리고코드생성기를포함할수 있다. 제 1 온-다이터미네이션회로는데이터입력버퍼에대응될수 있다. 제 2 온-다이터미네이션회로는커맨드/어드레스버퍼에대응될수 있다. 전압생성기는제어신호에따라선택된제 1 온-다이터미네이션회로또는제 2 온-다이터미네이션회로의저항값을보정하는저항보정코드를연산하기위한기준전압을생성할수 있다. 코드생성기는기준전압을기초로선택된제 1 온-다이터미네이션회로또는제 2 온-다이터미네이션회로의저항보정코드를생성할수 있다.
摘要翻译：根据本发明实施例的存储器件可以包括第一和第二片上终端电路，电压发生器和代码生成器。第一片上终结电路可对应于数据输入缓冲器。第二片上终结电路可以对应于命令/地址缓冲器。电压产生器可产生参考电压以用于根据控制信号来计算用于校正所选择的第一片上终端电路或第二片上终端电路的电阻值的电阻校正码。代码生成器可以生成用于基于参考电压选择的第一片上终端电路或第二片上终端电路的电阻校正码。

3. 发明公开

KR1020140110234A 분주 클록 생성 장치 및 분주 클록 생성 방법 审中-实审
标题翻译：分时钟产生装置和分时钟产生方法
公开(公告)号：KR1020140110234A
公开(公告)日：2014-09-17
申请号：KR1020130024126
申请日：2013-03-06
申请人： 삼성전자주식회사
发明人： 최훈대 , 송인달
IPC分类号： H03K21/00 , H03K5/00
CPC分类号： H03K23/42 , H03K23/667
摘要： Provided are a divided clock generating device and a divided clock generating method. The divided clock generating device includes a chip selection flip flop which generates a chip selection signal synchronized with an internal clock signal, a clock dividing unit which generates a plurality of second divided even/odd clock signals using a first divided clock signal and outputs the internal clock signal, and a clock comparator which selects one of the second divided even/odd clock signals by using the chip selection signal which is synchronized with the internal clock signal. The clock dividing unit divides the internal clock signal by using the first divided clock signal and one selected among the second divided even/odd clock signals according to the selection result of the clock comparator.
摘要翻译：提供了一种分时钟产生装置和分时钟产生方法。分割时钟产生装置包括：芯片选择触发器，其生成与内部时钟信号同步的芯片选择信号;时钟分割单元，其使用第一分频时钟信号产生多个第二分频偶数/奇数时钟信号，并输出内部时钟信号和时钟比较器，其通过使用与内部时钟信号同步的芯片选择信号来选择第二分频偶数/奇数时钟信号之一。时钟分频单元根据时钟比较器的选择结果，利用第一分频时钟信号和第二分频偶数/奇数时钟信号之一选择内部时钟信号。

4. 发明公开

KR1020140109206A 패리티 체크를 수행하는 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작방법 审中-实审
标题翻译：半导体存储器件和系统导通奇偶校验和半导体存储器件的操作方法
公开(公告)号：KR1020140109206A
公开(公告)日：2014-09-15
申请号：KR1020130028244
申请日：2013-03-15
申请人： 삼성전자주식회사
发明人： 최훈대 , 정한기
IPC分类号： G11C29/42
CPC分类号： G11C29/42 , G06F11/1048 , G11C29/18 , G11C29/36
摘要： A semiconductor memory device carrying out parity check, a memory system, and a method for operating a semiconductor memory device are disclosed. According to an embodiment of the present invention, the semiconductor memory device comprises a parity check unit which carries out parity check by receiving a command and a parity signal; a command register which receives, delays and prints out the command; a command decoder which receives the command from the command register and prints out internal command according to an outcome of the parity check of the parity check unit; and an information generation unit which creates and prints out information which shows whether a parity error is found on the command according to the parity check result.
摘要翻译：公开了一种执行奇偶校验的半导体存储器件，存储器系统和用于操作半导体存储器件的方法。根据本发明的实施例，半导体存储器件包括奇偶校验单元，其通过接收命令和奇偶校验信号来执行奇偶校验; 一个接收，延迟和打印出命令的命令寄存器; 命令解码器，其从所述命令寄存器接收所述命令，并根据所述奇偶校验单元的奇偶校验的结果打印出内部命令; 以及信息生成单元，其根据奇偶校验结果来创建并打印出显示是否在命令上找到奇偶校验错误的信息。

5. 发明公开

KR1020140081288A 메모리 장치의 커맨드 제어 회로 및 이를 포함하는 메모리 장치 审中-实审
标题翻译：用于存储器件的指令控制电路及其包含的存储器件
公开(公告)号：KR1020140081288A
公开(公告)日：2014-07-01
申请号：KR1020120150872
申请日：2012-12-21
申请人： 삼성전자주식회사
发明人： 최훈대 , 송인달
IPC分类号： G11C11/4063 , G11C11/4076
CPC分类号： G06F1/12 , G11C5/144 , G11C5/148 , G11C7/225 , G11C11/4076 , G11C2207/2227
摘要： Provided are a command control circuit for a memory device and the memory device including the same. The command control circuit for the memory device includes a command decoder which generates an internal command signal by using a command signal and a chip selection (CS) signal and a CS gating logic which supplies the CS signal to the command decoder. When a clock enable (CKE) signal is a first level, the CS gating logic supplies the CS signal to the command decoder. When the CKE signal is a second level, the CS gating logic blocks the CS signal in the command decoder.
摘要翻译：提供了一种用于存储器件的命令控制电路和包括其的存储器件。用于存储器件的命令控制电路包括通过使用命令信号和片选（CS）信号产生内部命令信号的命令解码器和将CS信号提供给命令解码器的CS门控逻辑。当时钟使能（CKE）信号为第一电平时，CS门控逻辑将CS信号提供给命令解码器。当CKE信号为第二电平时，CS门控逻辑封锁命令解码器中的CS信号。

6. 发明公开

KR1020100049755A 반도체 칩 오픈 테스트 회로 및 이를 포함한 반도체 칩 테스트 시스템 无效
标题翻译：半导体芯片打开测试电路和包括其中的半导体芯片测试系统
公开(公告)号：KR1020100049755A
公开(公告)日：2010-05-13
申请号：KR1020080108714
申请日：2008-11-04
申请人： 삼성전자주식회사
发明人： 최훈대 , 박준영 , 장영찬 , 신성철
IPC分类号： G11C29/00 , G11C11/36 , G11C5/14
CPC分类号： G01R31/2812 , G11C29/025 , G11C29/50 , G11C2029/5004 , H02H9/046
摘要： PURPOSE: A semiconductor chip open test circuit and a semiconductor chip test system including the same are provided to accurately determine the open state of a semiconductor chip electrode by connecting a negative voltage line inputted with a negative voltage, which is lower than a ground voltage, to a protective diode. CONSTITUTION: A test node(210) is short circuited with an electrode of a semiconductor chip connected between a first protection diode connected to a source voltage line and a second protection diode connected to a grounded voltage line. A current source(240) applies a negative current to the test node. An ESD(Electric Static Discharge) protection part(220) comprises a third protection diode connected to the source voltage line and a fourth protection diode connected to the negative voltage line.
摘要翻译：目的：提供一种半导体芯片开路测试电路及其半导体芯片测试系统，用于通过连接输入低于接地电压的负电压的负电压线来精确地确定半导体芯片电极的开路状态，到保护二极管。构成：测试节点（210）与连接到连接到源极电压线的第一保护二极管和连接到接地电压线的第二保护二极管之间的半导体芯片的电极短路。电流源（240）向测试节点施加负电流。 ESD（静电放电）保护部件（220）包括连接到源电压线的第三保护二极管和连接到负电压线的第四保护二极管。

7. 发明授权

KR102142589B1 패리티 체크를 수행하는 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작방법 有权
公开(公告)号：KR102142589B1
公开(公告)日：2020-08-07
申请号：KR1020130028244
申请日：2013-03-15
申请人： 삼성전자주식회사
发明人： 최훈대 , 정한기
IPC分类号： G11C29/42 , G11C29/36 , G11C29/18 , G06F11/10

8. 发明授权

KR102047825B1 분주 클록 생성 장치 및 분주 클록 생성 방법 有权
公开(公告)号：KR102047825B1
公开(公告)日：2019-11-22
申请号：KR1020130024126
申请日：2013-03-06
申请人： 삼성전자주식회사
发明人： 최훈대 , 송인달
IPC分类号： H03K21/00 , H03K5/00

9. 发明公开

KR1020170075103A 온 다이 터미네이션 회로를 포함하는 메모리 모듈 및 그것의 온 다이 터미네이션 제어 방법 审中-实审
标题翻译：一种存储器模块，包括片上终端电路及其片上终端控制方法
公开(公告)号：KR1020170075103A
公开(公告)日：2017-07-03
申请号：KR1020150183938
申请日：2015-12-22
申请人： 삼성전자주식회사
发明人： 강석용 , 정한기 , 최훈대
IPC分类号： G11C11/4096 , G11C7/10
CPC分类号： G11C29/38 , G06F13/4086 , G11C5/04 , G11C7/1057 , G11C7/1084 , G11C11/005 , G11C11/4074 , G11C11/4093 , G11C16/34 , G11C29/025 , G11C29/36 , G11C29/50008
摘要： 본발명의실시예에따른메모리모듈은제 1 메모리장치, 제 2 메모리장치를포함할수 있다. 제 1 메모리장치는신호경로의임피던스매칭을위한제 1 온다이터미네이션(On-Die Termination) 회로를포함할수 있다. 제 2 메모리장치는제 1 메모리장치와신호경로를공유하고, 신호경로의임피던스매칭을위한제 2 온다이터미네이션회로를포함할수 있다. 신호경로는호스트로부터제공되는커맨드또는어드레스신호경로에대응될수 있다. 제 1 온다이터미네이션회로및 제 2 온다이터미네이션회로는호스트의제어에따라각각독립적으로제어될수 있다.
摘要翻译：根据本发明实施例的存储器模块可以包括第一存储器设备，第二存储器设备。第一存储器件可以包括用于信号路径的阻抗匹配的第一片上终端电路。第二存储设备可以与第一存储设备共享信号路径，并且可以包括用于信号路径的阻抗匹配的第二导通终端电路。信号路径可以对应于从主机提供的命令或地址信号路径。第一接通端接电路和第二接通端接电路可以在主机的控制下彼此独立地控制。

10. 发明公开

KR1020160084085A 반도체 장치 및 반도체 시스템 审中-实审
标题翻译：半导体器件和半导体系统
公开(公告)号：KR1020160084085A
公开(公告)日：2016-07-13
申请号：KR1020150000545
申请日：2015-01-05
申请人： 삼성전자주식회사
发明人： 강석용 , 정한기 , 최훈대
IPC分类号： G11C7/22 , G11C7/10
CPC分类号： G11C11/4093 , G11C7/1084 , G11C7/1093 , G11C7/22 , G11C7/1006 , G11C7/1024 , G11C7/1048 , G11C7/1057
摘要： 반도체장치및 반도체시스템이제공된다. 상기반도체장치는, 차동데이터스트로브신호(differential data strobe signal)를생성하는신호생성부; 및상기차동데이터스트로브신호의포스트엠블(postamble) 구간의길이를제1 길이에서제2 길이로연장하는변환부를포함하되, 상기차동데이터스트로브신호는상기포스트엠블구간이후하이임피던스(high impedance) 상태가된다.
摘要翻译：提供半导体器件和半导体系统。半导体器件包括：信号生成单元，被配置为产生差分数据选通信号; 以及转换单元，被配置为将差分数据选通信号的后同步码间隔的长度从第一长度延长到第二长度。差分数据选通信号在后同步间隔后变为高阻抗状态。

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