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1. 发明公开

KR1020150030902A 반도체 장치 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020150030902A
公开(公告)日：2015-03-23
申请号：KR1020130110216
申请日：2013-09-13
申请人： 에스케이하이닉스 주식회사
发明人： 김현석 , 한성우 , 오익수 , 이준호 , 정부호 , 조선기 , 김태훈 , 홍기철
IPC分类号： H03K17/16
CPC分类号： H03K17/687 , H03K19/00361 , Y10T307/76
摘要： 본 기술은 디커플링 모스 캐패시터에 의해 발생하는 ESR(Equivalent Series Resistance)을 조절하는 반도체 장치를 제공하는 것이다. 이를 위하여 제 1 배선과 제 2 배선 사이에 전기적으로 접속 구성되고, 상호 병렬 접속된 복수의 디커플링 캐패시터;인접한 제 1 및 제 2 디커플링 커패시터의 공통 소스/드레인단과 상기 제 2 배선 사이에 접속된 복수의 스위치를 제공할 수 있다.
摘要翻译：本发明提供了一种调整由MOS去耦电容器产生的等效串联电阻（ESR）的半导体器件。为了实现这一点，半导体器件包括：电连接在并联的第一布线和第二布线之间的多个去耦电容器; 以及连接在相邻的第一和第二去耦电容器的公共源极/漏极端部与第二布线之间的多个开关。

2. 发明公开

KR1020140082180A 반도체 장치의 데이터 출력 회로 审中-实审
标题翻译：半导体器件的数据输出电路
公开(公告)号：KR1020140082180A
公开(公告)日：2014-07-02
申请号：KR1020120151746
申请日：2012-12-24
申请人： 에스케이하이닉스 주식회사
发明人： 오익수 , 이준호 , 김현석 , 정부호 , 조선기 , 김양희
IPC分类号： G11C7/10 , G11C7/12
CPC分类号： G11C7/1051 , G11C7/22 , G11C17/16 , G11C17/18 , G11C2207/105
摘要： A data output circuit of a semiconductor apparatus comprises: a free driver which drives data according to a strength control signal and a slew rate control signal and generates a pull up signal and a pull down signal; a data output driver which drives a data input/output pad in response to the pull up signal and the pull down signal; and a control signal generating unit which generates the driving strength control signal corresponding to preset driving strength, detects a driving strength change degree according to the driving strength control signal, and generates the slew rate control signal to control a slew rate suitable for the detected driving strength change degree.
摘要翻译：半导体装置的数据输出电路包括：根据强度控制信号和转换速率控制信号驱动数据的自由驱动器，并产生上拉信号和下拉信号; 数据输出驱动器，其响应于上拉信号和下拉信号驱动数据输入/输出焊盘; 产生与预先设定的驱动强度对应的驱动强度控制信号的控制信号生成部，根据驱动强度控制信号，检测驱动强度变化程度，生成转换速度控制信号，控制适合检测到的驱动的转换速度力量变化程度。

3. 发明公开

KR1020110131722A 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치 有权
标题翻译：用于位线检测放大器的控制电路和具有相同功能的半导体存储器件
公开(公告)号：KR1020110131722A
公开(公告)日：2011-12-07
申请号：KR1020100051302
申请日：2010-05-31
申请人： 에스케이하이닉스 주식회사
发明人： 김형수 , 경기명 , 오익수
IPC分类号： G11C7/06 , G11C7/08 , G11C7/12
CPC分类号： G11C7/08 , G11C7/065 , G11C11/4091
摘要： PURPOSE: A bit line sense amplifier control circuit and a semiconductor memory device including the same are provided to improve an operation speed by quickly recording data in a write operation for requiring data toggle. CONSTITUTION: A bit line sense amplifier control circuit includes a driving control signal generator(110), a bit line sense amplifier driver(120), and a column selection control signal generator(105). The driving control signal generator outputs first to fourth sense amplifier driving signals in response to a sense amplifier enable signal and a column selection control signal. The column selection control signal generator generates a column selection control signal in response to a read command and a column selection signal.
摘要翻译：目的：提供位线读出放大器控制电路和包括该位线读出放大器控制电路的半导体存储器件，以通过在需要数据切换的写入操作中快速记录数据来提高操作速度。构成：位线读出放大器控制电路包括驱动控制信号发生器（110），位线读出放大器驱动器（120）和列选择控制信号发生器（105）。驱动控制信号发生器响应于读出放大器使能信号和列选择控制信号而输出第一至第四读出放大器驱动信号。列选择控制信号发生器响应于读命令和列选择信号产生列选择控制信号。

4. 发明公开

KR1020110002281A 반도체 칩 관통라인의 지연량 검출회로 및 그를 이용한 반도체 장치 无效
标题翻译： TSV延迟检测电路和使用其的半导体器件
公开(公告)号：KR1020110002281A
公开(公告)日：2011-01-07
申请号：KR1020090059791
申请日：2009-07-01
申请人： 에스케이하이닉스 주식회사
发明人： 김형수 , 김용주 , 한성우 , 송희웅 , 오익수 , 황태진 , 최해랑 , 이지왕 , 장재민 , 박창근
IPC分类号： G11C8/00 , G11C7/10
CPC分类号： H03K5/13 , G01R31/3016 , G11C5/02 , H03K3/0315
摘要： PURPOSE: A delay amount detection circuit and a semiconductor device thereof are provided to minimize the change of the input/output timing due to the change of PVT by directly controlling the amount of delay of a semiconductor chip penetration line due to the change of PVT(Process Voltage Temperature). CONSTITUTION: A delay amount detection part(31) detects the amount of the delay of a semiconductor chip penetration line. A delay part(32) outputs a plurality of delay signals which has controlled delay amount corresponding to a location where a semiconductor chip is arranged by reflecting the delay amount that is detected from the delay amount detection part. A selection part(33) outputs a delay signal which is selected by a chip selection signal among a plurality of delay signals.
摘要翻译：目的：提供延迟量检测电路及其半导体装置，通过直接控制由于PVT的变化引起的半导体芯片穿透线的延迟量，由于PVT的变化而使输入/输出定时的变化最小化过程电压温度）。构成：延迟量检测部（31）检测半导体芯片穿透线的延迟量。延迟部（32）通过反映从延迟量检测部检测到的延迟量，输出与半导体芯片配置的位置对应的受控延迟量的多个延迟信号。选择部件（33）输出在多个延迟信号中由芯片选择信号选择的延迟信号。

5. 发明公开

KR1020100132140A 반도체 메모리 장치의 데이터 정렬 회로 有权
标题翻译：半导体存储器的数据对齐电路
公开(公告)号：KR1020100132140A
公开(公告)日：2010-12-17
申请号：KR1020090050797
申请日：2009-06-09
申请人： 에스케이하이닉스 주식회사
发明人： 김형수 , 김용주 , 한성우 , 송희웅 , 오익수 , 황태진 , 최해랑 , 이지왕 , 장재민 , 박창근
IPC分类号： G11C7/10 , G11C7/00 , G11C7/22
CPC分类号： G11C7/1006 , G11C7/1012 , G11C7/1078 , G11C7/1087
摘要： PURPOSE: A data align circuit of a semiconductor memory apparatus is provided to implement high speed operation by simplifying a process of generating a control signal. CONSTITUTION: A first controller generates a first control signal group. A second controller generates a second control signal group. A first sorter(20) sorts a parallel data group to a first serial data group. A second sorter(30) sorts a parallel data group to a second serial data group.
摘要翻译：目的：提供半导体存储装置的数据对准电路，通过简化生成控制信号的处理来实现高速操作。构成：第一控制器产生第一控制信号组。第二控制器产生第二控制信号组。第一分类器（20）将并行数据组排列到第一串行数据组。第二分类器（30）将并行数据组排列到第二串行数据组。

6. 发明公开

KR1020100073331A 반도체 집적회로의 데이터 드라이빙 장치 失效
标题翻译：用于驱动半导体集成电路数据的装置
公开(公告)号：KR1020100073331A
公开(公告)日：2010-07-01
申请号：KR1020080131966
申请日：2008-12-23
申请人： 에스케이하이닉스 주식회사
发明人： 김형수 , 김용주 , 한성우 , 송희웅 , 오익수 , 황태진 , 최해랑 , 이지왕 , 장재민 , 박창근
IPC分类号： G11C7/10 , G11C8/10 , G11C5/14
CPC分类号： G11C7/1051 , G11C5/063 , G11C5/143 , G11C8/10
摘要： PURPOSE: An apparatus for driving data of a semiconductor integrated circuit is provided to maintain a slew rate at an optimum level regardless of a change of operation environments. CONSTITUTION: In an apparatus for driving data of a semiconductor integrated circuit, a decoder(110) decodes a code signal. The decoder outputs a voltage level detection signal. The code value of a code signal is varied according to the change of an external voltage. Drivers(130,150,170,190) drive data with a varied slew rate. The slew rate is varied according to the voltage level detection signal.
摘要翻译：目的：提供一种用于驱动半导体集成电路的数据的装置，用于将压摆率保持在最佳水平，而与操作环境的变化无关。构成：在用于驱动半导体集成电路的数据的装置中，解码器（110）对码信号进行解码。解码器输出电压电平检测信号。代码信号的代码值根据外部电压的变化而变化。驱动器（130,150,170,190）以变化的转换速率驱动数据。压摆率根据电压电平检测信号而变化。

7. 发明授权

KR100965776B1 반도체메모리장치의 메인 드라이버 및 그 제어방법 失效
标题翻译：半导体存储器件的主要驱动器及其控制方法
公开(公告)号：KR100965776B1
公开(公告)日：2010-06-24
申请号：KR1020080033814
申请日：2008-04-11
申请人： 에스케이하이닉스 주식회사
发明人： 박창근 , 김용주 , 한성우 , 송희웅 , 오익수 , 김형수 , 황태진 , 최해랑 , 이지왕 , 장재민
IPC分类号： G11C7/10 , G11C5/14
摘要： 본 발명은 반도체메모리장치의 전송회로에서 사용되어지는 메인 드라이버 및 그 제어 방법에 관한 것이다. 본 발명의 메인 드라이버 풀 다운 구동부는, 선형성 특성을 더 증가시킬 수 있도록 추가로 트랜지스터를 더 구성하고 있다. 즉, 풀 다운 구동부의 구동소자가 포화 영역으로 들어가 비선형 특성이 나타나게 될 때, 상기 추가 구성된 트랜지스터가 턴 온 동작되면서 전류를 흘려주어서 메인 드라이버의 선형성을 개선시킨다. 이러한 특징에 따르면 본 발명은 큰 용량의 트랜지스터를 사용할 필요가 없어서, 기생 캐패시턴스 값을 줄일 수 있고 결과적으로 회로 전체적으로 고속화를 향상시키는 잇점을 얻는다.
반도체 메모리장치, 전송회로, 메인 드라이버, 선형성

8. 发明公开

KR1020100067864A 반도체 메모리 장치의 도메인 크로싱 회로 有权
标题翻译：半导体存储器装置的域交叉电路
公开(公告)号：KR1020100067864A
公开(公告)日：2010-06-22
申请号：KR1020080126447
申请日：2008-12-12
申请人： 에스케이하이닉스 주식회사
发明人： 최해랑 , 김용주 , 한성우 , 송희웅 , 오익수 , 김형수 , 황태진 , 이지왕 , 장재민 , 박창근
IPC分类号： G11C7/22 , G11C7/10
CPC分类号： H04L7/0338 , G11C7/1078 , G11C7/1087 , G11C7/1093 , G11C7/22 , G11C7/222 , H04L7/0045
摘要： PURPOSE: A domain crossing circuit of a semiconductor memory apparatus is provided to implement a highly reliable operation in a high speed circuit by being synchronized with a clock edge. CONSTITUTION: A sampler(200) responds to a clock signal and delays an internal input signal by a certain interval, and it supplies a sampling internal signal and an edge information signal. An output stage responds to the edge information signal and synchronizes the internal signal with the clock signal to output a final output signal. A trigger signal generation block(220) samples the internal input signal at the falling edge and rising edge of the clock signal to supply a plurality of trigger signals. A combination block(240) selectively synchronizes the internal input signal at the falling edge and rising edge of the clock signal to supply a sampling internal signal. A clock edge information block(260) supplies the edge information of the clock which is an output reference of the sampling internal signal as edge information.
摘要翻译：目的：提供半导体存储装置的域交叉电路，通过与时钟边沿同步，在高速电路中实现高度可靠的操作。构成：采样器（200）响应时钟信号并将内部输入信号延迟一定间隔，并提供采样内部信号和边沿信息信号。输出级响应边沿信息信号，并将内部信号与时钟信号同步以输出最终的输出信号。触发信号生成块（220）在时钟信号的下降沿和上升沿对内部输入信号进行采样以提供多个触发信号。组合块（240）在时钟信号的下降沿和上升沿选择性地同步内部输入信号以提供采样内部信号。时钟边缘信息块（260）将作为采样内部信号的输出基准的时钟的边沿信息作为边缘信息提供。

9. 发明公开

KR1020100054260A 반도체 장치의 정전기 방지 회로 无效
标题翻译：半导体装置的ESD保护电路
公开(公告)号：KR1020100054260A
公开(公告)日：2010-05-25
申请号：KR1020080113100
申请日：2008-11-14
申请人： 에스케이하이닉스 주식회사
发明人： 박창근 , 김용주 , 한성우 , 송희웅 , 오익수 , 김형수 , 황태진 , 최해랑 , 이지왕 , 장재민
IPC分类号： G11C5/14 , G11C7/00
CPC分类号： H02H9/046 , G11C5/14 , H03K17/08
摘要： PURPOSE: A static electricity protection circuit is provided to discharge the static electricity current through a transistor by controlling the static electricity current discharge time point. CONSTITUTION: An electrostatic discharge unit(10) is connected to an input pad. The electrostatic discharge unit comprises at least one discharge transistor. A bias controlling unit(20) is connected between the input pad and a ground terminal. The bias controlling unit controls the body potential of the discharge transistor. A capacitor is connected between the body of the discharge transistor and input pad(IP). A resistance unit is connected between the body of the discharge transistor and the ground terminal(VSS).
摘要翻译：目的：提供静电保护电路，通过控制静电电流放电时间点，通过晶体管排出静电电流。构成：静电放电单元（10）连接到输入板。静电放电单元包括至少一个放电晶体管。偏置控制单元（20）连接在输入焊盘和接地端子之间。偏置控制单元控制放电晶体管的体电位。电容器连接在放电晶体管的主体和输入板（IP）之间。电阻单元连接在放电晶体管的主体和接地端子（VSS）之间。

10. 发明公开

KR1020100030226A 데이터 출력회로 有权
标题翻译：数据输出电路
公开(公告)号：KR1020100030226A
公开(公告)日：2010-03-18
申请号：KR1020080089073
申请日：2008-09-10
申请人： 에스케이하이닉스 주식회사
发明人： 김용주 , 한성우 , 송희웅 , 오익수 , 김형수 , 황태진 , 최해랑 , 이지왕 , 장재민 , 박창근
IPC分类号： G11C11/4096 , G11C11/4093
CPC分类号： G11C7/1051 , G11C7/02 , G11C7/04 , G11C7/1057 , G11C7/1066 , G11C7/1072 , G11C11/4093 , G11C11/4096 , G11C7/22 , G11C11/4076 , G11C2207/2254
摘要： PURPOSE: A data output circuit is provided to minimize the generation of a jitter in the output data by preventing the reduction of the bandwidth of a pre-driver. CONSTITUTION: A pre-driving unit(1000) generates a plurality of pull-up/pull-down signals according to an input data. The pre-driving unit varies the enable timings of the pull-up/pull-down signals in response to a plurality of control signals. A main driving unit(2000) generates an output data in response to the pull-up/pull-down signals. The pre-driving unit comprises a first pre-driver(100) generating the pull-up signals in response to the control signals. The pre-driving unit comprises a second pre-driver(200) generating the pull-down signals in response to the control signals.
摘要翻译：目的：提供数据输出电路，通过防止预驱动器带宽的降低，最大限度地减少输出数据中的抖动。构成：预驱动单元（1000）根据输入数据产生多个上拉/下拉信号。预驱动单元响应于多个控制信号来改变上拉/下拉信号的使能定时。主驱动单元（2000）响应于上拉/下拉信号产生输出数据。预驱动单元包括响应于控制信号产生上拉信号的第一预驱动器（100）。预驱动单元包括响应于控制信号产生下拉信号的第二预驱动器（200）。

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