专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明公开

KR1020170050652A 바이폴라 접합 트랜지스터 및 이의 제조 방법 审中-实审
标题翻译：双极结晶体管及其制造方法
公开(公告)号：KR1020170050652A
公开(公告)日：2017-05-11
申请号：KR1020150152453
申请日：2015-10-30
申请人： 주식회사 디비하이텍
发明人： 구성모 , 안성복
IPC分类号： H01L29/73 , H01L29/66 , H01L27/06 , H01L21/8249
CPC分类号： H01L27/0623 , H01L21/266 , H01L21/8249 , H01L29/0692 , H01L29/0821 , H01L29/1004 , H01L29/36 , H01L29/66234 , H01L29/66272 , H01L29/732
摘要： 바이폴라접합트랜지스터와그 제조방법이개시된다. 상기바이폴라접합트랜지스터는, 제1 도전형을갖는제1 웰영역과, 상기제1 웰영역에인접하게배치되며제2 도전형을갖는제2 웰영역과, 상기제1 웰영역상에배치되며상기제1 도전형을갖는베이스와, 상기제1 웰영역상에배치되며상기제2 도전형을갖는이미터와, 상기제2 웰영역상에배치되며상기제2 도전형을갖는컬렉터를포함한다. 이때, 상기제1 웰영역은제1 불순물영역및 상기제1 불순물영역보다낮은불순물농도를갖는제2 불순물영역을포함하며, 상기베이스는상기제1 불순물영역상에배치되고, 상기이미터는상기제2 불순물영역상에배치될수 있다.
摘要翻译：公开了一种双极结型晶体管及其制造方法。其中，双极结晶体管包括：具有第一导电类型的第一阱区;与第一阱区相邻设置并具有第二导电类型的第二阱区; 具有第一导电类型的基极，设置在第一阱区上并具有第二导电类型的发射极，以及设置在第二阱区上并具有第二导电类型的集电极。第一阱区包括第一杂质区和具有比第一杂质区低的杂质浓度的第二杂质区，基底设置在第一杂质区上， 2杂质区。

2. 发明公开

KR1020160010271A 반도체 디바이스 및 수직 구조물을 형성하는 방법 有权
标题翻译：半导体器件及形成垂直结构的方法
公开(公告)号：KR1020160010271A
公开(公告)日：2016-01-27
申请号：KR1020140181818
申请日：2014-12-16
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 펭치탕 , 후앙타이천 , 차이텡천 , 린쳉텅 , 첸디팡 , 왕리팅 , 왕치엔슌 , 린후안저스트 , 루영쳉 , 리체리앙
IPC分类号： H01L29/78
CPC分类号： H01L29/42392 , B82Y10/00 , B82Y40/00 , H01L21/02126 , H01L21/02167 , H01L21/0217 , H01L23/291 , H01L23/3171 , H01L23/564 , H01L27/088 , H01L29/0676 , H01L29/42356 , H01L29/66272 , H01L29/66439 , H01L29/66666 , H01L29/775 , H01L29/7827 , H01L29/7889 , H01L2924/0002 , H01L2924/00
摘要： 예시적인실시예에따르면, 적어도 2개의배리어층을구비한수직구조물을형성하는방법이제공된다. 이방법은기판을제공하는단계, 기판위에수직구조물을제공하는단계, 수직구조물의소스, 채널및 드레인위에제1 배리어층을제공하는단계, 및수직구조물의드레인및 게이트위에제2 배리어층을제공하는단계를포함한다.
摘要翻译：根据示例性实施例，提供了形成具有至少两个阻挡层的垂直结构的方法。该方法包括以下步骤：提供衬底; 在衬底上提供垂直结构; 在垂直结构的源极，沟道和漏极上提供第一阻挡层; 以及在垂直结构的栅极和漏极上提供第二阻挡层。

3. 发明公开

KR1020130130770A 향상된 스위칭 속도 및 향상된 크로스-오버 제어 및 증가된 출력 전압을 갖는 상보적 달링턴 이미터 팔로워 审中-实审
标题翻译：具有改进的切换速度和改进的交叉控制和增加的输出电压的补充DARLINGTON发射器
公开(公告)号：KR1020130130770A
公开(公告)日：2013-12-02
申请号：KR1020137017571
申请日：2011-12-19
申请人： 디오데스 제텍스 세미컨덕터즈 리미티드
发明人： 케이시데이비드닐
IPC分类号： H03F3/50 , H03K17/04
CPC分类号： C12M21/02 , C12M27/20 , C12M29/06 , C12M31/08 , H01L27/0823 , H01L29/1004 , H01L29/66272 , H01L2924/0002 , H03F3/3435 , H03K17/04113 , H03K17/615 , H01L2924/00
摘要： 하나의 실시형태에서, 장치는 제 1 트랜지스터를 포함하고, 제 1 트랜지스터의 베이스는 입력 노드에 커플링된다. 제 2 트랜지스터가 제공되며, 제 1 트랜지스터의 이미터는 제 2 트랜지스터의 베이스에 커플링되고 제 2 트랜지스터의 이미터는 출력 노드에 커플링된다. 제 3 트랜지스터가 제공되며, 제 3 트랜지스터의 베이스는 입력 노드에 커플링된다. 제 4 트랜지스터가 제공되며, 제 3 트랜지스터의 이미터는 제 4 트랜지스터의 베이스에 커플링되고 제 4 트랜지스터의 이미터는 출력 노드에 커플링되며 제 2 트랜지스터의 베이스는 제 4 트랜지스터의 베이스에 커플링된다. 제 2 트랜지스터의 베이스는 단락 링크를 통하여 제 4 트랜지스터의 베이스에 커플링된다.

4. 发明公开

KR1020130119439A 박형 기판을 갖는 수직 반도체 디바이스 审中-实审
标题翻译：具有薄基板的垂直半导体器件
公开(公告)号：KR1020130119439A
公开(公告)日：2013-10-31
申请号：KR1020137012172
申请日：2011-10-11
申请人： 퀄컴 인코포레이티드
发明人： 모린,스튜어트비. , 스투버,마이클에이.
IPC分类号： H01L29/78 , H01L21/336 , H01L23/48
CPC分类号： H01L27/1203 , H01L21/6835 , H01L21/823487 , H01L21/84 , H01L23/481 , H01L24/11 , H01L24/13 , H01L24/14 , H01L24/94 , H01L27/0823 , H01L27/088 , H01L29/0649 , H01L29/0657 , H01L29/41741 , H01L29/66272 , H01L29/66333 , H01L29/66363 , H01L29/66712 , H01L29/66734 , H01L29/73 , H01L29/732 , H01L29/7395 , H01L29/744 , H01L29/7802 , H01L29/7812 , H01L29/7813 , H01L2221/68327 , H01L2221/6834 , H01L2224/03002 , H01L2224/0401 , H01L2224/11002 , H01L2224/13022 , H01L2224/131 , H01L2224/13147 , H01L2224/1403 , H01L2224/94 , H01L2924/10253 , H01L2924/12042 , H01L2924/1305 , H01L2924/13055 , H01L2924/13091 , H01L2924/14 , H01L2924/014 , H01L2224/11 , H01L2924/00
摘要： 수직 반도체 디바이스(예를 들어, 수직 전력 디바이스, IGBT 디바이스, 수직 바이폴라 트랜지스터, UMOS 디바이스 또는 GTO 사이리스터)는 활성 반도체 영역으로 형성되고, 그 활성 반도체 영역 내부에, 복수의 반도체 구조들이 활성 디바이스를 형성하기 위해 제조되고, 그 활성 반도체 영역 아래에서, 기판 재료의 적어도 일부가 상기 활성 디바이스를 절연시키고, 저부측 전기적 접속을 위한 반도체 구조들 중 적어도 하나를 노출시키며, 열 소산을 강화하도록 제거된다. 반도체 구조들 중 적어도 하나는 바람직하게는 활성 반도체 영역의 저부측에 전극에 의해 접촉된다.

5. 发明授权

KR101228367B1 바이폴라 트랜지스터와 그 제조 방법 有权
标题翻译：双极晶体管及其制造方法
公开(公告)号：KR101228367B1
公开(公告)日：2013-02-01
申请号：KR1020110105254
申请日：2011-10-14
申请人： 주식회사 디비하이텍
发明人： 김남주
IPC分类号： H01L29/73 , H01L21/328
CPC分类号： H01L29/66272 , H01L29/0821 , H01L29/732
摘要： PURPOSE: A bipolar transistor and a manufacturing method thereof are provided to reduce ion implantation processes by using a high density silicon epitaxial layer and a spacer. CONSTITUTION: A trench is formed by etching a part of a substrate. A first collector(106) is formed in the inner wall of the trench. A second collector is formed on the semiconductor substrate in the inner wall of the trench. A first spacer(110) is formed in the sidewall of the first collector. An intrinsic base(119) is connected to the third collector.
摘要翻译：目的：提供双极晶体管及其制造方法，以通过使用高密度硅外延层和间隔物来减少离子注入工艺。构成：通过蚀刻衬底的一部分形成沟槽。第一收集器（106）形成在沟槽的内壁中。第二集电体形成在沟槽的内壁中的半导体衬底上。第一间隔物（110）形成在第一收集器的侧壁中。内部基座（119）连接到第三收集器。

6. 发明公开

KR1020120013576A 씨모스 제조기술에 기반한 바이폴라 접합 트랜지스터 有权
标题翻译：基于CMOS技术的双极结型晶体管
公开(公告)号：KR1020120013576A
公开(公告)日：2012-02-15
申请号：KR1020100075624
申请日：2010-08-05
申请人： 주식회사 디비하이텍
发明人： 바디엘카레 , 이규옥 , 이상용
IPC分类号： H01L29/73 , H01L21/8228
CPC分类号： H01L29/7322 , H01L29/0692 , H01L29/0821 , H01L29/41708 , H01L29/66272
摘要： PURPOSE: A bipolar junction transistor based on complementary metal-oxide semiconductor(CMOS) manufacturing technology is provided to reduce a base current without changing of base and emitter profiles, thereby improving current gain between a collector current and a base current. CONSTITUTION: A collector(C) is comprised of a collector contact(70), a well plug(40), and a collector region(20). A base(B) is comprised of a base contact(80) and a base region(30). An emitter(E) is comprised of an emitter region(60) formed within the base region. The emitter region is formed into a conductive type identical to the conductive type of the collector region. Silicide films(90,100,110) are respectively included in the upper parts of the collector contact, the base contact, and the emitter region.
摘要翻译：目的：提供基于互补金属氧化物半导体（CMOS）制造技术的双极结型晶体管，以在不改变基极和发射极分布的情况下降低基极电流，从而改善集电极电流和基极电流之间的电流增益。构成：收集器（C）由收集器触点（70），井塞（40）和收集器区域（20）组成。基部（B）由基部接触件（80）和基部区域（30）组成。发射极（E）由在基极区域内形成的发射极区域（60）构成。发射极区域形成为与集电极区域的导电类型相同的导电类型。硅化物膜（90,100,110）分别包含在集电极触点，基极触点和发射极区域的上部。

7. 发明授权

KR101093913B1 모듈러 바이폴라―ＣＭＯＳ―ＤＭＯＳ 아날로그 집적 회로 및 파워 트랜지스터 기술 有权
公开(公告)号：KR101093913B1
公开(公告)日：2011-12-13
申请号：KR1020107026127
申请日：2003-09-19
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 윌리엄즈리차드케이. , 코넬마이클이. , 찬와이티엔
IPC分类号： H01L27/06 , H01L29/78 , H01L21/8249
CPC分类号： H01L29/7816 , H01L21/26513 , H01L21/2652 , H01L21/74 , H01L21/743 , H01L21/76216 , H01L21/76218 , H01L21/82285 , H01L21/823481 , H01L21/823493 , H01L21/823878 , H01L21/823892 , H01L21/8249 , H01L27/0623 , H01L27/0922 , H01L29/4232 , H01L29/4238 , H01L29/66272 , H01L29/7322 , H01L29/7809 , H01L29/7813 , H01L29/7835
摘要： 반도체 디바이스의 패밀리가 에피택셜층이 없는 기판에 형성된다. 일실시예에서, 상기 패밀리는 5V CMOS 쌍, 12V CMOS 쌍, 5V NPN, 5V PNP, 여러 형태의 횡형 트렌치 MOSFET, 및 30V 횡형 N 채널 DMOS를 포함한다. 각 디바이스들은 측면과 수직면으로 매우 컴팩트하고, 기판의 다른 디바이스와 완전히 절연될 수 있다.

8. 发明授权

KR101026953B1 자체 정렬된 구조를 갖는 수직 게이트 반도체 디바이스 有权
标题翻译：具有自对准结构的垂直栅极半导体器件
公开(公告)号：KR101026953B1
公开(公告)日：2011-04-11
申请号：KR1020057002625
申请日：2003-07-28
申请人： 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
发明人： 그리브나고르돈엠.
IPC分类号： H01L21/336
CPC分类号： H01L29/7802 , H01L21/28114 , H01L21/2815 , H01L29/42304 , H01L29/42376 , H01L29/66272 , H01L29/66712 , H01L29/7322 , H01L29/7811
摘要： 트랜지스터(10)는 페데스탈 구조(24)로 형성된 윗면(48)을 갖는 반도체 기판(12)내에 형성된다. 도전성 물질(40)은 트랜지스터의 소스 영역(45)의 에지를 자체-정렬시키기 위해 페데스탈 구조의 측면(28)을 따라 배치된다. 유전체 스페이서(55)는 소스 영역의 접촉 면적(56)을 자체-정렬시키기 위해 도전성 물질의 측면(49)을 따라 형성된다. 트랜지스터의 바디 영역(31)은 페데스탈 구조의 측벽들에 자체-정렬된다. 일 실시예에서, 페데스탈의 측면은 그것의 베이스에 우묵한 부분을 포함한다.
트랜지스터, 페데스탈 구조, 도전성 물질, 소스 영역

9. 发明公开

KR1020100118152A 트렌치 구속 분리 확산영역을 갖는 상보형 아날로그 바이폴라 트랜지스터 有权
公开(公告)号：KR1020100118152A
公开(公告)日：2010-11-04
申请号：KR1020107023354
申请日：2003-08-13
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 윌리엄스리차드케이. , 코넬마이클이. , 찬와이티엔
IPC分类号： H01L29/70 , H01L29/73 , H01L21/76
CPC分类号： H01L27/0826 , H01L21/8224 , H01L21/82285 , H01L27/0821 , H01L29/6625 , H01L29/66272 , H01L2924/0002 , H01L2924/00
摘要： 반도체 기판은 유전체로 채워진 한 쌍의 트렌치를 포함한다. 트렌치 사이의 메사로 도입된 도펀트는 기판이 열처리 될 때 측면으로 확산되는 것이 제한된다. 따라서, 반도체 디바이스는 기판 상에서 서로 더욱 가까이 간격을 둘 수 있고, 디바이스의 집적 밀도는 증가될 수 있다. 트렌치 구속 도핑 영역은 또한 구속되지 않은 확산영역 보다 더 빨리 및 더 깊게 확산됨으로써, 소망 깊이의 확산영역을 완성하는데 필요한 시간과 온도를 줄인다. 상기 기술은 디바이스를 전기적으로 서로 분리시키는 분리영역뿐만 아니라 바이폴라 트랜지스터와 같은 반도체 디바이스에 사용될 수 있다. 일 그룹의 실시예에서, 매장층은 통상적으로 메사의 도펀트 아래의 위치에서, 에피택셜층과 기판 사이의 인터페이스에 형성된다. 기판이 열처리되는 경우, 매장층은 상향으로 확산되고, 메사의 도펀트는 두 개의 도펀트가 에피택셜층의 표면으로부터 매장층까지 하향으로 연장하는 싱커 또는 분리영역을 형성하기 위해 병합할 때까지 하향으로 확산된다. 다른 실시예에서, 도펀트는 몇 MeV까지의 높은 에너지로 유전체로 채워진 트렌치 사이에서 임플란트되고, 그 후 확산되어, 최소의 열 수지로 깊은 확산영역을 달성함으로써 깊은 임플란테이션과 트렌치 구속 확산영역의 장점을 결합한다.

10. 发明授权

KR100966033B1 수직 게이트 반도체 디바이스를 제조하는 방법 有权
标题翻译：制造垂直栅极半导体器件的方法
公开(公告)号：KR100966033B1
公开(公告)日：2010-06-25
申请号：KR1020057002645
申请日：2003-07-28
申请人： 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
发明人： 그리브나,고돈,엠.
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/7816 , H01L21/28114 , H01L21/2815 , H01L21/28525 , H01L21/32053 , H01L21/76895 , H01L29/1095 , H01L29/41 , H01L29/41708 , H01L29/42376 , H01L29/66272 , H01L29/66659 , H01L29/66674 , H01L29/7801 , H01L29/7835
摘要： 반도체 디바이스(10)를 제조하는 방법은 반도체 기판(14, 16)의 수평면 위에 형성된 다층 구조(17, 18, 19, 20)의 제 1 수직면(41) 위에 제 1 도전층(50)을 증착하는 단계를 포함한다. 제 1 도전층(50)은 제 1 표면에 수직한 제 2 표면(40)에서 반도체 디바이스의 채널(70)을 제어한다. 상기 방법은 다층상에 제 1 도전층(50)과 수직면 사이에 제 1 유전체막(32)를 형성하는 단계, 다층 구조에서 형성된 제 1 도전층(50)과 제어 전극(68) 사이에 갭(gap)을 형성하기 위해 그것을 에칭하는 단계, 및 제 1 도전층을 제어 전극에 전기적으로 연결하기 위해 갭내에 도전성 재료(56)를 증착하는 단계를 포함한다.
반도체 디바이스, 스위칭 손실, 포토마스크, 포토리소그래픽 마스크, 습식 질화물 에칭, 습식 에칭

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式