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1. 发明授权

KR100400860B1 폴리실리콘 전극을 가지는 반도체 소자의 제조 방법 失效
标题翻译： 폴리실리콘전극을가지는반도체소자의제조방폴
公开(公告)号：KR100400860B1
公开(公告)日：2003-10-08
申请号：KR1020010056518
申请日：2001-09-13
申请人： 페어차일드코리아반도체 주식회사
发明人： 김종환 , 김철중 , 이석균
IPC分类号： H01L29/70
CPC分类号： H01L29/6625 , H01L21/28525 , H01L21/8224 , H01L27/0658 , H01L27/067 , H01L29/66272
摘要： A semiconductor device and a method of manufacturing the semiconductor device having a vertical NPN bipolar transistor, a lateral PNP bipolar transistor, and P-type and N-type resistors are disclosed. In one embodiment, a photoresist pattern is formed on a pad oxide layer and field oxides on an N-type epitaxial layer that is grown on a P-type semiconductor substrate. The pad oxide layer is etched after implanting P-type impurity into the epitaxial layer by using the photoresist pattern as a mask. Deposition of a polysilicon layer after removing the photoresist pattern is followed by implanting P-type impurity and N-type impurity into the polysilicon layer in sequence. Another photoresist pattern formed on the polysilicon layer after the previous implantation is used as an etch mask for etching the polysilicon layer to form polysilicon electrodes of transistors and P-type and N-type resistors as well as expose the surface of the epitaxial layer near an emitter region of the vertical transistor. P-type impurity is implanted into the epitaxial layer through the exposed surface thereof by using the photoresist pattern as an implant mask. The structure is then subjected to heat treatment to form emitter, intrinsic and extrinsic base, and collector regions of the transistors.
摘要翻译：公开了一种半导体器件和制造具有垂直NPN双极型晶体管，横向PNP双极晶体管以及P型和N型电阻器的半导体器件的方法。在一个实施例中，在P型半导体衬底上生长的N型外延层上的衬垫氧化物层和场氧化物上形成光致抗蚀剂图案。通过使用光致抗蚀剂图案作为掩模将P型杂质注入到外延层中之后对垫氧化物层进行蚀刻。在去除光致抗蚀剂图案之后沉积多晶硅层之后，依次向多晶硅层中注入P型杂质和N型杂质。在先前注入之后在多晶硅层上形成的另一光致抗蚀剂图案被用作蚀刻掩模，用于蚀刻多晶硅层以形成晶体管和P型和N型电阻器的多晶硅电极以及暴露外延层的表面垂直晶体管的发射极区域。通过使用光致抗蚀剂图案作为注入掩模，通过P型杂质的暴露表面将P型杂质注入到外延层中。然后对该结构进行热处理以形成晶体管的发射极，本征和外部基极以及集电极区。

2. 发明授权

KR1019940005447B1 반도체장치 失效
公开(公告)号：KR1019940005447B1
公开(公告)日：1994-06-18
申请号：KR1019850007581
申请日：1985-10-15
申请人： 소니 주식회사
发明人： 우에끼요시오
IPC分类号： H01L29/70
CPC分类号： H01L27/0826 , H01L21/8224 , H01L27/0821
摘要： 내용 없음.

3. 发明公开

KR1020100118153A 트렌치 구속 분리 확산영역을 갖는 상보형 아날로그 바이폴라 트랜지스터 有权
标题翻译：带有约束隔离扩散的补充型模拟双极晶体管
公开(公告)号：KR1020100118153A
公开(公告)日：2010-11-04
申请号：KR1020107023358
申请日：2003-08-13
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 윌리엄스리차드케이. , 코넬마이클이. , 찬와이티엔
IPC分类号： H01L29/70 , H01L29/73 , H01L21/76
CPC分类号： H01L27/0826 , H01L21/8224 , H01L21/82285 , H01L27/0821 , H01L29/6625 , H01L29/66272 , H01L2924/0002 , H01L2924/00
摘要： 반도체 기판은 유전체로 채워진 한 쌍의 트렌치를 포함한다. 트렌치 사이의 메사로 도입된 도펀트는 기판이 열처리 될 때 측면으로 확산되는 것이 제한된다. 따라서, 반도체 디바이스는 기판 상에서 서로 더욱 가까이 간격을 둘 수 있고, 디바이스의 집적 밀도는 증가될 수 있다. 트렌치 구속 도핑 영역은 또한 구속되지 않은 확산영역 보다 더 빨리 및 더 깊게 확산됨으로써, 소망 깊이의 확산영역을 완성하는데 필요한 시간과 온도를 줄인다. 상기 기술은 디바이스를 전기적으로 서로 분리시키는 분리영역뿐만 아니라 바이폴라 트랜지스터와 같은 반도체 디바이스에 사용될 수 있다. 일 그룹의 실시예에서, 매장층은 통상적으로 메사의 도펀트 아래의 위치에서, 에피택셜층과 기판 사이의 인터페이스에 형성된다. 기판이 열처리되는 경우, 매장층은 상향으로 확산되고, 메사의 도펀트는 두 개의 도펀트가 에피택셜층의 표면으로부터 매장층까지 하향으로 연장하는 싱커 또는 분리영역을 형성하기 위해 병합할 때까지 하향으로 확산된다. 다른 실시예에서, 도펀트는 몇 MeV까지의 높은 에너지로 유전체로 채워진 트렌치 사이에서 임플란트되고, 그 후 확산되어, 최소의 열 수지로 깊은 확산영역을 달성함으로써 깊은 임플란테이션과 트렌치 구속 확산영역의 장점을 결합한다.

4. 发明授权

KR100231808B1 반도체 장치 및 그 제법 失效
公开(公告)号：KR100231808B1
公开(公告)日：1999-12-01
申请号：KR1019900020870
申请日：1990-12-18
申请人： 소니 주식회사
发明人： 고미다까유끼 , 나까무라미노루 , 안모히로아끼 , 오우찌노리까즈 , 미와히로유끼 , 가야누마아끼오 , 고바야시고지
IPC分类号： H01L29/70
CPC分类号： H01L29/6625 , H01L21/8222 , H01L21/8224 , H01L29/735
摘要： 본 발명은 반도체 기판의 횡측 방향에 콜렉터 영역, 베이스 영역 및 에미터 영역을 가지는 래터럴형 바이폴라 트랜지스터에 있어서, 그 콜렉터 영역 및 에미터 영역의 불순물 농도 피크가 기판 중에 존재하도록 구성함으로써 표면 재결합을 방지하고, 전류 증폭율의 향상과 안정화를 꾀하도록 한 것이다.
본 발명은 래터럴형 바이폴라 트랜지스터의 제법에 있어서, 제1 도전형의 베이스 영역이 되는 반도체 기판에, 한쌍의 개구를 갖는 제1 마스크를 개재하여 횡측 방향을 따라서 제2 도전형의 콜레터 영역 및 에미터 영역을 형성하는 공정과 제1 마스크의 개구 간격보다 넓은 개구 간격을 갖는 제2 마스크를 개재하여 각각 상기 콜렉터 영역 및 에미터 영역에 접속하는 제2 도전형의 고농도 영역을 형성하는 공정을 가짐으로써 베이스폭 W
B 의 단소화를 가능하게 하고, 고 f
T . 고 h
FE 화를 꾀하도록 한 것이다.
또한. 본 발명은 공통의 반도체 기판에 래터럴형 바이폴라 트랜지스터, 버티컬형 바이폴라 트랜지스터 및 가드 링을 가진 쇼트키 배리어 다이오드로 이루어지는 반도체 장치의 제법에 있서서, 공통의 마스크에 동시에 형성된 각 개구를 통하여 동일의 불순물을 도입하여 래터럴형 트랜지스터의 에미터 영역 및 콜렉터 영역, 쇼트키 배리어 다이오드의 가드 링 영역과 버틸컬형 트랜지스터의 링크 베이스 영역을 동시에 형성함으로써 성능을 나빠지게 함이 없이 공정수의 삭감을 도모한 것이다.

5. 发明公开

KR1020100118152A 트렌치 구속 분리 확산영역을 갖는 상보형 아날로그 바이폴라 트랜지스터 有权
公开(公告)号：KR1020100118152A
公开(公告)日：2010-11-04
申请号：KR1020107023354
申请日：2003-08-13
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 윌리엄스리차드케이. , 코넬마이클이. , 찬와이티엔
IPC分类号： H01L29/70 , H01L29/73 , H01L21/76
CPC分类号： H01L27/0826 , H01L21/8224 , H01L21/82285 , H01L27/0821 , H01L29/6625 , H01L29/66272 , H01L2924/0002 , H01L2924/00
摘要： 반도체 기판은 유전체로 채워진 한 쌍의 트렌치를 포함한다. 트렌치 사이의 메사로 도입된 도펀트는 기판이 열처리 될 때 측면으로 확산되는 것이 제한된다. 따라서, 반도체 디바이스는 기판 상에서 서로 더욱 가까이 간격을 둘 수 있고, 디바이스의 집적 밀도는 증가될 수 있다. 트렌치 구속 도핑 영역은 또한 구속되지 않은 확산영역 보다 더 빨리 및 더 깊게 확산됨으로써, 소망 깊이의 확산영역을 완성하는데 필요한 시간과 온도를 줄인다. 상기 기술은 디바이스를 전기적으로 서로 분리시키는 분리영역뿐만 아니라 바이폴라 트랜지스터와 같은 반도체 디바이스에 사용될 수 있다. 일 그룹의 실시예에서, 매장층은 통상적으로 메사의 도펀트 아래의 위치에서, 에피택셜층과 기판 사이의 인터페이스에 형성된다. 기판이 열처리되는 경우, 매장층은 상향으로 확산되고, 메사의 도펀트는 두 개의 도펀트가 에피택셜층의 표면으로부터 매장층까지 하향으로 연장하는 싱커 또는 분리영역을 형성하기 위해 병합할 때까지 하향으로 확산된다. 다른 실시예에서, 도펀트는 몇 MeV까지의 높은 에너지로 유전체로 채워진 트렌치 사이에서 임플란트되고, 그 후 확산되어, 최소의 열 수지로 깊은 확산영역을 달성함으로써 깊은 임플란테이션과 트렌치 구속 확산영역의 장점을 결합한다.

6. 发明公开

KR1020010021740A 무선 주파수에서 사용되는 집적 회로 소자를 제조하는 방법 无效
标题翻译：制造射频用集成电路器件的方法
公开(公告)号：KR1020010021740A
公开(公告)日：2001-03-15
申请号：KR1020007000303
申请日：1998-07-13
申请人： 인피니온 테크놀로지스 아게
发明人： 놀스트룀한스 , 니그렌스테판 , 타일스테드트오라
IPC分类号： H01L21/8222
CPC分类号： H01L21/02238 , H01L21/02164 , H01L21/0217 , H01L21/022 , H01L21/02255 , H01L21/02271 , H01L21/02274 , H01L21/31612 , H01L21/76202 , H01L21/76224 , H01L21/763 , H01L21/8224 , H01L27/0647
摘要： NPN형의바이폴라트랜지스터는통상적인방법으로소자의표면을따라서두꺼운필드산화물영역(18)에의해둘러싸여지는소자의표면에능동영역을가진다. 능동영역은바람직하게는질화물층(34)을포함하는전기절연성표면층에의해부분적으로덮여진다. 능동영역내의베이스영역은전기절연성표면층에석판인쇄술로생성되는잘 정해진공동에의해형성된다. 그대신에그러한두꺼운필드산화물영역에의해둘러싸이는에미터및 콜렉터영역을가지는 PNP형의바이폴라측면트랜지스터에있어서, 에미터및 콜렉터영역은전기절연성표면층에석판인쇄술로형성된공동에의해대응하는방법으로형성될수 있다. 잘정해진공동으로인해, 베이스콜렉터커패시턴스및 에미터콜렉터커패시턴스는각각이 경우에감소될수 있고트랜지스터의고주파수특성을더 양호하게야기한다. 실리콘질화물층(34)의영역은동시에제조되는커패시터에서유효유전체로서동시에사용된다. NPN 트랜지스터에는에미터접속부및 베이스접속부사이의절연을위해질화물로만들어진얇은사이드스트링이제공될수 있다. 동일한반도체플레이트에, 특수한깊고얕은기판접속단자가소자영역을전기절연하기위해제공될수 있다. 트렌치(22)가소자영역의전기절연을위해사용될수 있고, 평탄화에칭을용이하게하기위해그리고확산장벽으로작용하기위해하부산화물(23) 및그 위의질화물(25)의적층을측벽에가질수 있다.

7. 发明授权

KR1019900005123B1 바이폴라 트랜지스터의 제조방법 失效
标题翻译：双极晶体管制造方法
公开(公告)号：KR1019900005123B1
公开(公告)日：1990-07-19
申请号：KR1019870010712
申请日：1987-09-26
申请人： 삼성반도체통신주식회사
发明人： 김명성
IPC分类号： H01L29/70
CPC分类号： H01L29/402 , H01L21/266 , H01L21/28525 , H01L21/8224 , H01L29/6625 , Y10S148/01 , Y10S148/096
摘要： The method for reducing the surface leakage current flowing at the cell located under the field planar plate and preventing the channel inversion occured at the base region includes steps; (a) forming a first region for emitter and collector, and a second region for base; (b) forming a nitride layer on the surface of the substrate, and the base window on the second region; (c) epitaxing the doped polycrystal silicon layer, and etching certain area to form the connection region to the field planar plate and the base; (d) injecting the second conductive ion to form the emitter and collector regions; (e) heat- treating after forming the oxide layer; (f) etching the window areas; and (g) connecting the window and conductive layer.
摘要翻译：减少在位于场平面板下面的电池流动的表面漏电流并防止在基极区域发生沟道反转的方法包括步骤：（a）形成用于发射极和集电极的第一区域和用于基极的第二区域; （b）在所述基板的表面上形成氮化物层，在所述第二区域上形成所述基窗; （c）对掺杂的多晶硅层进行表征，并蚀刻某些区域以形成到场平面板和基底的连接区域; （d）注入第二导电离子以形成发射极和集电极区域; （e）在形成氧化物层之后进行热处理; （f）蚀刻窗口区域; 和（g）连接窗和导电层。

8. 发明授权

KR101052667B1 트렌치 구속 분리 확산영역을 갖는 상보형 아날로그 바이폴라 트랜지스터 有权
标题翻译：具有沟槽限制隔离扩散区的互补模拟双极晶体管
公开(公告)号：KR101052667B1
公开(公告)日：2011-07-28
申请号：KR1020107023354
申请日：2003-08-13
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 윌리엄스리차드케이. , 코넬마이클이. , 찬와이티엔
IPC分类号： H01L29/70 , H01L29/73 , H01L21/76
CPC分类号： H01L27/0826 , H01L21/8224 , H01L21/82285 , H01L27/0821 , H01L29/6625 , H01L29/66272 , H01L2924/0002 , H01L2924/00
摘要： 반도체 기판은 유전체로 채워진 한 쌍의 트렌치를 포함한다. 트렌치 사이의 메사로 도입된 도펀트는 기판이 열처리 될 때 측면으로 확산되는 것이 제한된다. 따라서, 반도체 디바이스는 기판 상에서 서로 더욱 가까이 간격을 둘 수 있고, 디바이스의 집적 밀도는 증가될 수 있다. 트렌치 구속 도핑 영역은 또한 구속되지 않은 확산영역 보다 더 빨리 및 더 깊게 확산됨으로써, 소망 깊이의 확산영역을 완성하는데 필요한 시간과 온도를 줄인다. 상기 기술은 디바이스를 전기적으로 서로 분리시키는 분리영역뿐만 아니라 바이폴라 트랜지스터와 같은 반도체 디바이스에 사용될 수 있다. 일 그룹의 실시예에서, 매장층은 통상적으로 메사의 도펀트 아래의 위치에서, 에피택셜층과 기판 사이의 인터페이스에 형성된다. 기판이 열처리되는 경우, 매장층은 상향으로 확산되고, 메사의 도펀트는 두 개의 도펀트가 에피택셜층의 표면으로부터 매장층까지 하향으로 연장하는 싱커 또는 분리영역을 형성하기 위해 병합할 때까지 하향으로 확산된다. 다른 실시예에서, 도펀트는 몇 MeV까지의 높은 에너지로 유전체로 채워진 트렌치 사이에서 임플란트되고, 그 후 확산되어, 최소의 열 수지로 깊은 확산영역을 달성함으로써 깊은 임플란테이션과 트렌치 구속 확산영역의 장점을 결합한다.
摘要翻译：半导体衬底包括填充有电介质的一对沟槽。当衬底被热处理时，被引入到沟槽之间的台面中的掺杂剂被限制了横向扩散。因此，可以在衬底上将半导体器件靠得更近，并且可以增加器件的集成密度。沟槽约束掺杂区域也比非约束扩散区域更快且更深地扩散，由此减少完成期望深度的扩散区域所需的时间和温度。该技术可用于诸如双极晶体管之类的半导体器件以及用于将器件彼此电隔离的隔离区域。在一组实施例中，掩埋层典型地在台面的掺杂剂下方的位置处形成在外延层和衬底之间的界面处。当底物是热处理，掩埋层向上扩散，直到两种掺杂剂合并以形成沉降片或从外延层的表面向下延伸到所述掩埋层的隔离区域中的台面的掺杂剂扩散的向下是的。在另一个实施方案中，掺杂剂是植入物通过的高达几MeV的一个介电沟槽填充有高能量之间，即扩散，然后，通过实现深扩散区域到最小的热树脂的呈现和所述槽限制的扩散区域的深注入优点 Lt。

9. 发明授权

KR101052660B1 트렌치 구속 분리 확산영역을 갖는 상보형 아날로그 바이폴라 트랜지스터 有权
标题翻译：具有沟槽限制隔离扩散区的互补模拟双极晶体管
公开(公告)号：KR101052660B1
公开(公告)日：2011-07-28
申请号：KR1020107023358
申请日：2003-08-13
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 윌리엄스리차드케이. , 코넬마이클이. , 찬와이티엔
IPC分类号： H01L29/70 , H01L29/73 , H01L21/76
CPC分类号： H01L27/0826 , H01L21/8224 , H01L21/82285 , H01L27/0821 , H01L29/6625 , H01L29/66272 , H01L2924/0002 , H01L2924/00
摘要： 반도체 기판은 유전체로 채워진 한 쌍의 트렌치를 포함한다. 트렌치 사이의 메사로 도입된 도펀트는 기판이 열처리 될 때 측면으로 확산되는 것이 제한된다. 따라서, 반도체 디바이스는 기판 상에서 서로 더욱 가까이 간격을 둘 수 있고, 디바이스의 집적 밀도는 증가될 수 있다. 트렌치 구속 도핑 영역은 또한 구속되지 않은 확산영역 보다 더 빨리 및 더 깊게 확산됨으로써, 소망 깊이의 확산영역을 완성하는데 필요한 시간과 온도를 줄인다. 상기 기술은 디바이스를 전기적으로 서로 분리시키는 분리영역뿐만 아니라 바이폴라 트랜지스터와 같은 반도체 디바이스에 사용될 수 있다. 일 그룹의 실시예에서, 매장층은 통상적으로 메사의 도펀트 아래의 위치에서, 에피택셜층과 기판 사이의 인터페이스에 형성된다. 기판이 열처리되는 경우, 매장층은 상향으로 확산되고, 메사의 도펀트는 두 개의 도펀트가 에피택셜층의 표면으로부터 매장층까지 하향으로 연장하는 싱커 또는 분리영역을 형성하기 위해 병합할 때까지 하향으로 확산된다. 다른 실시예에서, 도펀트는 몇 MeV까지의 높은 에너지로 유전체로 채워진 트렌치 사이에서 임플란트되고, 그 후 확산되어, 최소의 열 수지로 깊은 확산영역을 달성함으로써 깊은 임플란테이션과 트렌치 구속 확산영역의 장점을 결합한다.
摘要翻译：半导体衬底包括填充有电介质的一对沟槽。当衬底被热处理时，被引入到沟槽之间的台面中的掺杂剂被限制了横向扩散。因此，可以在衬底上将半导体器件靠得更近，并且可以增加器件的集成密度。沟槽约束掺杂区域也比非约束扩散区域更快且更深地扩散，由此减少完成期望深度的扩散区域所需的时间和温度。该技术可用于诸如双极晶体管之类的半导体器件以及用于将器件彼此电隔离的隔离区域。在一组实施例中，掩埋层典型地在台面的掺杂剂下方的位置处形成在外延层和衬底之间的界面处。当底物是热处理，掩埋层向上扩散，直到两种掺杂剂合并以形成沉降片或从外延层的表面向下延伸到所述掩埋层的隔离区域中的台面的掺杂剂扩散的向下是的。在另一个实施方案中，掺杂剂是植入物通过的高达几MeV的一个介电沟槽填充有高能量之间，即扩散，然后，通过实现深扩散区域到最小的热树脂的呈现和所述槽限制的扩散区域的深注入优点 Lt。

10. 发明授权

KR101010426B1 트렌치 구속 분리 확산영역을 갖는 상보형 아날로그 바이폴라 트랜지스터 有权
标题翻译：带有约束隔离扩散的补充型模拟双极晶体管
公开(公告)号：KR101010426B1
公开(公告)日：2011-01-21
申请号：KR1020057002479
申请日：2003-08-13
申请人： 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
发明人： 윌리엄스리차드케이. , 코넬마이클이. , 찬와이티엔
IPC分类号： H01L29/70 , H01L29/73 , H01L21/76
CPC分类号： H01L27/0826 , H01L21/8224 , H01L21/82285 , H01L27/0821 , H01L29/6625 , H01L29/66272 , H01L2924/0002 , H01L2924/00
摘要： 반도체 기판은 유전체로 채워진 한쌍의 트렌치를 포함한다. 트렌치 사이의 메사로 도입된 도펀트는 기판이 열처리 될 때 측면으로 확산되는 것이 제한된다. 따라서, 반도체 디바이스는 기판 상에서 서로 더욱 가까이 간격을 둘 수 있고, 디바이스의 집적 밀도는 증가될 수 있다. 트렌치 구속 도핑 영역은 또한 구속되지 않은 확산영역 보다 더 빨리 및 더 깊게 확산됨으로써, 소망 깊이의 확산영역을 완성하는데 필요한 시간과 온도를 줄인다. 상기 기술은 디바이스를 전기적으로 서로 분리시키는 분리영역뿐만 아니라 바이폴라 트랜지스터와 같은 반도체 디바이스에 사용될 수 있다. 일 그룹의 실시예에서, 매장층은 통상적으로 메사의 도펀트 아래의 위치에서, 에피택셜층과 기판 사이의 인터페이스에 형성된다. 기판이 열처리되는 경우, 매장층은 상향으로 확산되고, 메사의 도펀트는 두 개의 도펀트가 에피택셜층의 표면으로부터 매장층까지 하향으로 연장하는 싱커 또는 분리영역을 형성하기 위해 병합할 때까지 하향으로 확산된다. 다른 실시예에서, 도펀트는 몇 MeV까지의 높은 에너지로 유전체로 채워진 트렌치 사이에서 임플란트되고, 그 후 확산되어, 최소의 열 수지로 깊은 확산영역을 달성함으로써 깊은 임플란테이션과 트렌치 구속 확산영역의 장점을 결합한다.

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