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1. 发明公开

KR1020140138701A 세장형 몸체들을 갖는 전도성 엘리먼트들의 어레이를 포함하는 마이크로스케일 및 나노스케일 커패시터들 审中-实审
标题翻译：微型纳米电容器，其配有具有伸长体的导电元件阵列
公开(公告)号：KR1020140138701A
公开(公告)日：2014-12-04
申请号：KR1020147025075
申请日：2013-03-14
申请人： 캘리포니아 인스티튜트 오브 테크놀로지
发明人： 마노하라,하리쉬 , 델카스틸로,린다,와이. , 모자라디,모함메드
IPC分类号： H01G4/14
CPC分类号： H01G4/30 , B82Y10/00 , H01G4/01 , H01G4/1209 , H01G4/14 , H01G4/232 , H01G4/242 , H01G4/33 , H01G4/38 , H01L28/60 , H01L28/86 , H01L28/90
摘要： 본 발명의 실시예들에 따르는 시스템들 및 방법들은 세장형 몸체들의 어레이의 형상을 따르는 전도성 엘리먼트를 포함하는 마이크로- 및 나노스케일 커패시터들을 구현한다. 일 실시예에서, 세장형 몸체들의 어레이 형상을 따르는 전도성 엘리먼트들을 포함하는 커패시터는, 세장형 몸체들의 어레이 형상을 따르는 제 1 전도성 엘리먼트; 세장형 몸체들의 어레이 형상을 따르는 제 2 전도성 엘리먼트; 및 제 1 전도성 엘리먼트와 제 2 전도성 엘리먼트 사이에 배치되어 그들을 물리적으로 분리시키는 유전체를 포함한다.

2. 发明授权

KR100244281B1 반도체 소자의 커피시터 제조방법 失效
标题翻译：半导体器件电容器制造方法
公开(公告)号：KR100244281B1
公开(公告)日：2000-02-01
申请号：KR1019960058097
申请日：1996-11-27
申请人： 현대반도체 주식회사
发明人： 조원철
IPC分类号： H01L27/08
CPC分类号： H01L28/91 , H01L27/10814 , H01L27/10852 , H01L28/86
摘要： 본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 반도체 기판상에 층간 절연막, 질화막, 제 1절연막을 순차적으로 형성한 후 이층들을 선택적으로 제거하여 스토리지 노드 콘택 홀을 형성하는 공정과, 상기 스토리지 노드 콘택 홀이 매립되도록 제 1 절연막의 전면에 제 1 폴리 실리콘층을 형성한후, 제 2 절연막을 형성하고 셀 트랜지스터의 게이트 전극(워드 라인)의 패터닝시에 사용된 마스크를 사용하여 제 2 절연막을 선택적으로 제거하는 공정과, 상기 제 2 절연막을 포함하는 제 1 폴리실리콘층의 전면에 감광막을 도포하고 스토리지 노드 마스크를 이용하여 상기 감광막을 패터닝하는 공정과, 상기 패터닝되어진 감광막을 마스크로하여 제 2 절연막 및 제 1폴리 실리콘층을 선택적으로 식각하는 공정과, 상기 패터닝 되어진 제 2 절연막, � � 1 폴리 실리콘층을 포함하는 전면에 제 2폴리 실리콘층을 형성하고 그 층을 에치백하는 공정을 포함하여 이루어진다.

3. 发明授权

KR100151866B1 반도체 장치 및 그 제조방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR100151866B1
公开(公告)日：1998-12-01
申请号：KR1019930025553
申请日：1993-11-27
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 다나까요시노리 , 기노시따미쭈야 , 와따나베신야 , 가사오까다쭈오 , 아까자와모리아끼 , 오가와도시아끼
IPC分类号： H01L21/28
CPC分类号： H01L27/1085 , H01L21/76802 , H01L23/5226 , H01L27/10852 , H01L28/82 , H01L28/86 , H01L28/90 , H01L2924/0002 , H01L2924/00
摘要： 포토리토그래픽 기술에 의해 형성될 수 있는 최소치보다 작은 개구 직경을 가진 콘택트 홀이 형성된다.
반도체 기판 상에 형성된 층간 절연막(8)을 에칭 마스크로 사용하여 에칭이 개구(8a)를 형성하도록 거의 수행된다.
에칭 마스크가 제거되며, TEOS 막(10)이 층간 산화막(8) 상에 형성된다.
전 표면이 그 후 콘택트 홀(11)을 형성하도록 이방성으로 에칭된다.

4. 发明授权

KR100136533B1 불휘발성 반도체 메모리 소자 및 그의 제조방법 失效
标题翻译：半导体存储器件的制造方法
公开(公告)号：KR100136533B1
公开(公告)日：1998-09-15
申请号：KR1019940012995
申请日：1994-06-09
申请人： 현대반도체 주식회사
发明人： 김홍선
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10852 , H01L27/10817 , H01L28/86 , H01L28/87 , H01L28/88 , Y10S148/014
摘要： 본 발명은 엘리베이티드 소오스/드레인 구조를 갖고, 콘트롤 게이트를 감싸는 웰형태의 플로팅 게이트를 갖으며, 소자의 전표면이 동일 평면을 이루는 불휘발성 반도체 메모리 소자 및 그의 제조방법에 관한 것이다 .
불휘발성 반도체 메모리 소자는 채널영역을 갖는 제1도전형의 기판과, 채널영역에 의해 분리되어 기판과 단차를 이루고 형성된 제2도전형의 엘리베이티드 소오스/드레일영역과, 채널영역에 해당하는 기판의 노출된 표면과 소오스/드레인 영역의 노출된 표면상에 형성된 플로팅 게이트 절연막과, 채널영역의 플로팅 게이트 절연막상에 형성되고, 일정한 깊이와 두께를 갖는 우물형태의 플로팅 게이트와, 플로팅 게이트의 웰내에 완전히 매몰 형성되어 플로팅 게이트에 의해 감싸지는 일정 두께의 콘트롤 게이트와, 플로팅 게이트와 콘트롤 게이트를 절연시켜 주기 위하여 이들 사이에 형성된 층간절연막을 포함하는 것을 특징으로 한다.

5. 发明公开

KR1020150052245A FINFET 커패시터 및 그 제조 방법 审中-实审
标题翻译： FINFET电容器及其制造方法
公开(公告)号：KR1020150052245A
公开(公告)日：2015-05-13
申请号：KR1020157008565
申请日：2013-09-04
申请人： 퀄컴 인코포레이티드
发明人： 창,론 , 추아-이오안,레우지. , 구,쉬쿤
IPC分类号： H01L27/108
CPC分类号： H01L27/0629 , H01L21/823431 , H01L21/845 , H01L27/0886 , H01L27/1211 , H01L27/13 , H01L28/86 , H01L29/66795
摘要： FinFET-호환가능프로세스로제조될수 있는커패시터들이기재된다. 커패시터들은기판상에형성되는핀들(506, 508)을포함하며, 여기서, 핀들은커패시터유전체재료에의해서로분리된다. 동일한극성을갖는핀들은, 캡접속부들(510, 512)에의해서로접속된다.

6. 发明授权

KR101494980B1 반도체 기판 상에 형성된 수직 커패시터 有权
标题翻译：形成半导体衬底的垂直电容
公开(公告)号：KR101494980B1
公开(公告)日：2015-02-23
申请号：KR1020137004840
申请日：2011-08-01
申请人： 해리스 코포레이션
发明人： 스미스,데이비드엠.
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L23/5223 , H01G4/012 , H01G4/306 , H01L28/86 , H01L2924/0002 , H01L2924/09701 , H01L2924/00
摘要： 반도체 디바이스(100) 및 반도체 디바이스를 제작하는 방법이 개시된다. 반도체 디바이스의 각각은 제 1 표면(118) 및 마주하는 제 2 표면을 갖는 기판(102)을 포함한다. 수직 용량성 엘리먼트(104)는 기판의 제 1 표면 상에 배치된다. 수직 용량성 엘리먼트는 기판의 제 1 표면에 대해 횡방향으로 연장하는 복수의 평행한 용량성 플레이트(120a, 120b,...)를 포함한다. 인접한 용량성 플레이트는 서로 거리 D만큼 이격된다. 전기 소재(110)가 인접한 용량성 플레이트를 분리시키는 거리에 배치된다. 용량성 플레이트의 각각은 1 이상의 높이-폭(h/w) 비율을 가진다.

7. 发明公开

KR1020140070140A 반도체 소자의 형성 방법 审中-实审
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020140070140A
公开(公告)日：2014-06-10
申请号：KR1020120138254
申请日：2012-11-30
申请人： 삼성전자주식회사
发明人： 서정우
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10814 , H01L27/10852 , H01L27/10876 , H01L28/86 , H01L28/90
摘要： Disclosed is a method for fabricating a semiconductor device. A landing pad is formed. A stopping insulating layer is formed on the landing pad. A lower molding layer including a first material is formed on the stopping insulating layer. An upper molding layer including a second material, which is different from the first material, is formed on the lower molding layer. A hole is formed vertically through the upper and lower molding layers to expose the landing pad. A first electrode is formed in the hole. The upper molding layer is removed to expose a portion of a surface of the first electrode. The lower molding layer is removed to expose another portion of the surface of the first electrode. A dielectric layer is formed on the exposed portions of the surface of the first electrode. A second electrode is formed on the dielectric material.
摘要翻译：公开了半导体器件的制造方法。形成着陆垫。在着陆垫上形成止动绝缘层。在停止绝缘层上形成包括第一材料的下模塑层。在下成型层上形成有与第一材料不同的第二材料的上模塑层。垂直穿过上下成型层形成一个孔，露出着陆垫。第一电极形成在孔中。去除上模塑层以暴露第一电极的表面的一部分。去除下模塑层以暴露第一电极的表面的另一部分。在第一电极的表面的暴露部分上形成电介质层。在电介质材料上形成第二电极。

8. 发明公开

KR1020120046023A 반도체 기억 장치 审中-实审
标题翻译：半导体存储器件
公开(公告)号：KR1020120046023A
公开(公告)日：2012-05-09
申请号：KR1020110106841
申请日：2011-10-19
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 사이또도시히꼬
IPC分类号： G11C11/40 , G11C11/4096 , G11C7/10
CPC分类号： H01L29/7869 , G11C11/404 , G11C11/565 , H01L27/0629 , H01L27/108 , H01L27/1082 , H01L28/86
摘要： PURPOSE: A semiconductor memory device is provided to reduce the power consumption of a memory module by decreasing the number of refresh operations. CONSTITUTION: A memory cell includes a bit line, a plurality of word lines(WL_1 to WL_n), and a plurality of sub memory cells(SCL_n). The sub memory cell includes a transistor and a capacitor. A source or drain of a transistor is electrically connected to a bit line. The source or drain of the transistor is electrically connected to a capacitor. A gate of the transistor is electrically connected to one of a plurality of word lines. The capacities of the capacitors in the plurality of sub memory cells are different.
摘要翻译：目的：提供半导体存储器件，通过减少刷新操作次数来减少存储器模块的功耗。构成：存储单元包括位线，多个字线（WL_1至WL_n）和多个子存储单元（SCL_n）。子存储单元包括晶体管和电容器。晶体管的源极或漏极电连接到位线。晶体管的源极或漏极电连接到电容器。晶体管的栅极电连接到多条字线之一。多个子存储单元中的电容器的容量不同。

9. 发明公开

KR1020100104448A 커패시터 구조물 및 그 제조 방법 有权
标题翻译：电容器结构和制造电容器结构的方法
公开(公告)号：KR1020100104448A
公开(公告)日：2010-09-29
申请号：KR1020090022867
申请日：2009-03-18
申请人： 삼성전자주식회사
发明人： 정철호
IPC分类号： H01G4/33 , H01G4/30
CPC分类号： H01G4/228 , H01G4/33 , H01L23/5223 , H01L28/86 , H01L28/90 , H01L2924/0002 , Y10T29/43 , H01L2924/00
摘要： PURPOSE: A capacitor structure and a manufacturing method thereof are provided to increase capacitance per unit area by forming a plurality of capacitors in vertical and horizontal directions. CONSTITUTION: A first electrode(110) is formed on a substrate. A first insulation layer(120) is formed on the first electrode. A second electrode(130) is formed on the first insulation layer. The second insulation layer covers the first electrode, the first insulation layer, and the second electrode. Third and fourth electrodes are formed on the second insulation layer. The third and fourth electrodes have a planar comb shape. A first plug(150) electrically connects the second and third electrodes. A second plug(160) electrically connects the first and fourth electrodes. A third insulation layer is formed between the third and fourth electrodes.
摘要翻译：目的：提供电容器结构及其制造方法，以通过在垂直和水平方向上形成多个电容器来增加每单位面积的电容。构成：在基板上形成第一电极（110）。在第一电极上形成第一绝缘层（120）。在第一绝缘层上形成第二电极（130）。第二绝缘层覆盖第一电极，第一绝缘层和第二电极。第三和第四电极形成在第二绝缘层上。第三和第四电极具有平面梳形。第一插头（150）电连接第二和第三电极。第二插头（160）电连接第一和第四电极。在第三和第四电极之间形成第三绝缘层。

10. 发明授权

KR100744218B1 하나 이상의 커패시터를 포함하는 집적 회로 및 그 제조방법 有权
标题翻译：具有至少一个电容器的集成电路及其生产方法
公开(公告)号：KR100744218B1
公开(公告)日：2007-07-30
申请号：KR1020000057580
申请日：2000-09-30
申请人： 인피니언 테크놀로지스 아게
发明人： 빌러,요제프 , 젤,베른하르트 , 슈만,디르크
IPC分类号： H01L27/108
CPC分类号： H01L28/84 , H01L27/10852 , H01L27/10876 , H01L27/10885 , H01L28/86 , H01L28/90
摘要： 본 발명은 하나 이상의 커패시터를 포함하는 집적 회로 및 그 제조 방법에 관한 것이다. 본 발명에 따르면, 기판(1) 표면 위에 배치되는 커패시터의 제 1 커패시터 전극이 하부 부분(T), 그리고 상기 하부 부분(T) 위에 배치되는 측면 부분(S)을 포함한다. 상기 측면 부분(S)의 적어도 제 1 측면 영역은 물결 모양이므로, 상기 제 1 측면 영역은 상기 기판(1) 표면에 대해 평행한 평면 상에서 연장된 라인을 따라 형성되는 융기부 및 함몰부를 교대로 포함한다. 상기 측면 부분(S)은 층 시퀀스 내에 형성된 홈(V) 안으로 도전 재료를 증착함으로써 생성될 수 있으며, 상기 층 시퀀스의 층들은 제 1 재료-층 및 제 2 재료-층으로 교대로 이루어지고, 제 1 재료는 제 2 재료에 대해 선택적으로 제 1 깊이까지 습식 에칭된다. 상기 제 1 커패시터 전극은 커패시터 유전체(KD)를 갖는다. 상기 커패시터 유전체(KD)에 제 2 커패시터 전극(P)이 인접한다.

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