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1. 发明授权

KR100416445B1 용량성 이미지 검출 방법 失效
标题翻译： 용량성이미지검출방법
公开(公告)号：KR100416445B1
公开(公告)日：2004-01-31
申请号：KR1020017001876
申请日：1999-08-12
申请人： 인피니언 테크놀로지스 아게
发明人： 폰바쎄,파울-베르너 , 빌러,요제프 , 샤이터,토마스 , 마크슈타이너,슈테판
IPC分类号： G06K9/00
CPC分类号： G06K9/0002
摘要： A grid-shaped array of conductor areas is used for capacitive image acquisition. Shielding conductors are disposed in each case between the conductors that are provided for measurement. During a plurality of charging and discharging cycles, the potential is always carried along on the conductors belonging to a respective pixel in order to prevent displacement currents between the shielding capacitors. By way of example, a compensation line with a feedback operational amplifier can be used for identically altering the electrical potentials on the conductors.
摘要翻译：导体区域的网格阵列用于电容式图像采集。屏蔽导体分别设置在用于测量的导体之间。在多个充电和放电循环期间，电势总是在属于相应像素的导体上携带，以防止屏蔽电容器之间的位移电流。举例来说，具有反馈运算放大器的补偿线可以用于相同地改变导体上的电位。

2. 发明授权

KR100401280B1 ＭＯＳ 트랜지스터 메모리 셀 및 ＭＯＳ 트랜지스터메모리 셀을 제조하기 위한 방법 失效
标题翻译： MOS트랜지스터메모리셀및MOS트랜지스터메모리셀을제조하기위한방법
公开(公告)号：KR100401280B1
公开(公告)日：2003-10-10
申请号：KR1020007009144
申请日：1998-12-17
申请人： 인피니언 테크놀로지스 아게
发明人： 호프만,프란츠 , 빌러,요제프
IPC分类号： H01L29/788
CPC分类号： H01L29/66825 , H01L27/115 , H01L27/11556 , H01L29/7885
摘要： A memory cell has a vertical MOS transistor which contains a first electrically insulated gate electrode and a second gate electrode. The second gate electrode is partially disposed in a trench whose sidewall is adjoined by the MOS transistor. The first gate electrode is disposed outside the trench and has a tip at an edge of the trench. The tip enables programming with a reduced current flow. The memory cell can be fabricated by self-aligning fabrication with an area requirement of six F2.
摘要翻译：存储单元具有包含第一电绝缘栅电极和第二栅电极的垂直MOS晶体管。第二栅电极部分地设置在沟槽中，沟槽的侧壁由MOS晶体管连接。第一栅电极设置在沟槽的外部并且在沟槽的边缘具有尖端。该提示可以减少电流的编程。存储器单元可以通过自对准制造而制造，面积需求为六个F2。

3. 发明授权

KR100396387B1 저장 셀 장치 및 그 제조 방법 失效
标题翻译： 저장셀장치및그제조방법
公开(公告)号：KR100396387B1
公开(公告)日：2003-09-03
申请号：KR1020007010545
申请日：1999-03-23
申请人： 인피니언 테크놀로지스 아게
发明人： 라이징어,한스 , 슈텡글,라인하르트 , 빌러,요제프 , 호프만,프란쯔 , 크라우트슈나이더,볼프강 , 폰바쎄,파울-베르너
IPC分类号： H01L27/115
CPC分类号： H01L27/11568 , H01L21/76224 , H01L27/115
摘要： The invention relates to a storage cell arrangement. According to the invention several storage cells are present in the area of a main surface of a semiconductor substrate (10), the storage cells are arranged in substantially parallel storage cell rows and adjacent storage cell rows are insulated in relation to each other by means of at least one insulating trench (85). The storage cell arrangement comprises at least one gate dielectric containing a material with charge carrier traps and the storage cell rows each present at least one doped area. According to the invention the storage cell arrangement is configured in such a way that the storage cell rows are embodied as segments which protrude from a plane of the semiconductor substrate (10). In addition, the storage cell rows are divided into several parts in such a way that in their upper area they contain at least one bit line (86), in that the gate dielectric is positioned above the bit line (86) and in that the insulating trench (85) penetrates more deeply into the semiconductor substrate than the bit line (86). The invention also relates to a method for producing said storage cell arrangement.
摘要翻译：本发明涉及一种存储单元装置。根据本发明，几个存储单元存在于半导体衬底（10）的主表面的区域中，存储单元布置成基本上平行的存储单元行，并且相邻的存储单元行通过至少一个绝缘沟槽（85）。存储单元布置包括至少一个栅极电介质，该栅极电介质包含具有电荷载流子陷阱的材料，并且存储单元行每个呈现至少一个掺杂区域。根据本发明，存储单元布置以这样的方式配置，即，存储单元行被实施为从半导体衬底（10）的平面突出的区段。此外，存储单元行以这样的方式被分成几个部分，即在其上部区域中它们包含至少一个位线（86），因为栅极电介质位于位线（86）上方，并且其中与位线（86）相比，绝缘沟槽（85）更深入地穿透半导体衬底。本发明还涉及一种用于制造所述存储单元装置的方法。

4. 发明公开

KR1020010071808A 반도체 지문 센서 失效
标题翻译：半导体指纹传感器
公开(公告)号：KR1020010071808A
公开(公告)日：2001-07-31
申请号：KR1020017000350
申请日：1999-07-01
申请人： 인피니언 테크놀로지스 아게
发明人： 빌러,요제프 , 폰바쎄,파울-베르너 , 샤이터,토마스
IPC分类号： H01L21/31
摘要： 본 발명은 적어도 2 개의 패시베이션 2중층으로 이루어진 패시베이션을 포함한 부품에 관한 것이다. 상기 2 개의 패패시베이션중 층 중에서 최상단 층은 그 하부에 위치한 층의 평면 표면에 디포짓된다. 상기 패시베이션 2중층은 예컨대 실리콘 산화물 및 실리콘 질화물과 같은 상이한 유전체 물질의 2 개 층으로 이루어진다. 개별 패시베이션 층의 각 두께는 패시베이션이 디포짓되는 층의 구조화 치수에 매칭될 수 있다. 따라서 특히 용량적 방법으로 측정되는 지문 센서용으로 적합한 신뢰할 만한 패시베이션이 얻어진다.

5. 发明公开

KR1020010071000A 매우 낮은 커패시턴스를 결정하는 방법과 그것에 관한사용 失效
标题翻译：如何确定非常低的电容及其使用
公开(公告)号：KR1020010071000A
公开(公告)日：2001-07-28
申请号：KR1020017000863
申请日：1999-07-01
申请人： 인피니언 테크놀로지스 아게
发明人： 폰바쎄,파울-베르너 , 빌러,요제프
IPC分类号： G01R27/26
摘要： 본 발명은 매우 작은 커패시턴스를 결정하는 방법과 그것에 관한 사용에 관한 것이다.
커패시터 표면의 그리드는 판독선들과 제어선들에 연결된다. 판독선들(LL)은 교대로 피드백 연산증폭기(OP)의 출력과 수집 커패시터(C
s )에 연결된다. 측정된 커패시턴스들(C
p )은 반복적으로 충전되고 전하들은 수집 커패시터들상에 모아진다. 전하들 사이에, 판독선들상의 전위는 증폭기의 낮은 저항 출력에 의해 일정하게 유지된다. 지문 센서의 경우에서 이 방법을 사용하면 모든 판독선들을 함께 측정할 수 있게된다.

6. 发明授权

KR100363287B1 매우 낮은 커패시턴스를 결정하는 방법과 그것에 관한사용 失效
标题翻译：用于确定非常低电容的方法及其用途
公开(公告)号：KR100363287B1
公开(公告)日：2002-12-05
申请号：KR1020017000863
申请日：1999-07-01
申请人： 인피니언 테크놀로지스 아게
发明人： 폰바쎄,파울-베르너 , 빌러,요제프
IPC分类号： G01R27/26
CPC分类号： G06K9/0002 , G01R27/2605
摘要： 본발명은매우작은커패시턴스를결정하는방법과그것에관한사용에관한것이다. 커패시터표면의그리드는판독선들과제어선들에연결된다. 판독선들(LL)은교대로피드백연산증폭기(OP)의출력과수집커패시터(C)에연결된다. 측정된커패시턴스들(C)은반복적으로충전되고전하들은수집커패시터들상에모아진다. 전하들사이에, 판독선들상의전위는증폭기의낮은저항출력에의해일정하게유지된다. 지문센서의경우에서이 방법을사용하면모든판독선들을함께측정할수 있게된다.

7. 发明公开

KR1020010072461A 용량성 이미지 검출 방법 失效
标题翻译：电容式图像检测方法
公开(公告)号：KR1020010072461A
公开(公告)日：2001-07-31
申请号：KR1020017001876
申请日：1999-08-12
申请人： 인피니언 테크놀로지스 아게
发明人： 폰바쎄,파울-베르너 , 빌러,요제프 , 샤이터,토마스 , 마크슈타이너,슈테판
IPC分类号： G06K9/00
摘要： 본 발명에 따라 도체 표면의 그리드형 배치는 용량성 이미지 검출을 위해 사용되고, 측정을 위해 제공된 도체(2) 사이에 각각 스크리닝 도체(8)가 사용된다. 상기 스크리닝 도체 사이의 변위 전류를 방지하기 위해, 다수의 충전 및 방전 사이클이 진행되는 동안, 전위는 각 하나의 픽셀에 속한 도체로 전달된다. 예컨대 피드백 연산 증폭기를 가진 보상 라인은 상기 도체상의 전위를 동시에 변경하기 위해 사용될 수 있다.

8. 发明公开

KR1020010072153A 메모리 셀의 제조 방법 失效
公开(公告)号：KR1020010072153A
公开(公告)日：2001-07-31
申请号：KR1020017001349
申请日：1999-07-05
申请人： 인피니언 테크놀로지스 아게
发明人： 빌러,요제프 , 호프만,프란츠 , 슐뢰써,틸 , 크라우츄나이더,볼프강
IPC分类号： H01L27/10
摘要： 본 발명은 하나 이상의 선택 트랜지스터, 및 하이-입실론 유전체 또는 강유전체(11)를 갖는 하나의 메모리 커패시터를 포함하는 메모리 셀의 제조 방법에 관한 것이다. 상기 선택 트랜지스터는 제 1 평면에 배치되고, 상기 메모리 커패시터는 제 2 평면 또는 반도체 몸체(1)의 위에 배치된다. 상기 제 1 평면은 실리콘으로 만들어진 제 1 플러그(6)를 통해 제 2 평면에 전기적으로 연결된다. 실리콘으로 만들어진 제 2 플러그(13)는 상기 제 1 플러그에 접촉된다. 상기 제 2 플러그(13)는 메모리 커패시터의 메모리 노드 전극에 전기적으로 연결된다. 이 때 상기 제 1 플러그(6)가 제 2 플러그(13)에 직접 연결된다. 상기 방법에 따라 제 1 플러그(6)가 하이-입실론 유전체 또는 강유전체(11)를 위한 템퍼링 프로세스동안 실리콘 질화물층(10)에 의해 보호된다. 상기 실리콘 질화물층(10)은 스페이서로서 사용되며 차후에 제 2 플러그(13)용 실리콘으로 대체된다.

9. 发明公开

KR1020010042140A 저장 셀 장치 및 그 제조 방법 失效
标题翻译：存储单元装置及其制造方法
公开(公告)号：KR1020010042140A
公开(公告)日：2001-05-25
申请号：KR1020007010545
申请日：1999-03-23
申请人： 인피니언 테크놀로지스 아게
发明人： 라이징어,한스 , 슈텡글,라인하르트 , 빌러,요제프 , 호프만,프란쯔 , 크라우트슈나이더,볼프강 , 폰바쎄,파울-베르너
IPC分类号： H01L27/115
摘要： 본 발명은 메모리 셀 장치에 관한 것이다. 본 발명에 따라 몇몇개의 저장 셀들은 반도체 기판(10)의 주표면 영역에 존재하며, 상기 저장 셀 들은 저장 셀 열과 거의 평행하며 인접한 저장 셀 열은 1개 이상의 절연 트렌치(85)에 의해 서로 절연되어 있다. 저장 셀 장치는 전하 캐리어 트랩으로 물질을 함유하는 1개 이상의 게이트 유전체를 포함하며 각각의 저장 셀 열은 1개 이상의 도핑 영역이 존재한다. 본 발명에 따라 저장 셀 장치는 저장 셀 열이 반도체 기판(10)의 평면으로부터 돌출하는 세그먼트로서 구성된다. 또한, 저장 셀 열은 이들의 상부 영역에 1개 이상의 비트 라인(86)을 포함한는 몇몇개의 부분으로 나뉘며, 게이트 유전체는 비트 라인(86) 상부에 위치되고 절연 트렌치(85)는 비트 라인(86) 보다 반도체 기판 속으로 깊게 구멍을 낸다. 또한 본 발명은 상기 저장 셀 장치를 제조하는 방법에 관한 것이다.

10. 发明授权

KR100453583B1 집적 반도체 메모리, 예컨대 ＤＲＡＭ용 고체 유전체를가진 소형화된 커패시터 및 그의 제조 방법 失效
标题翻译：空值
公开(公告)号：KR100453583B1
公开(公告)日：2004-10-20
申请号：KR1020017010753
申请日：2000-02-16
申请人： 인피니언 테크놀로지스 아게
发明人： 빌러,요제프 , 슐뢰써,틸 , 베르타크놀리,엠머리히
IPC分类号： H01L27/108
CPC分类号： H01L28/82
摘要： 본 발명은 DRAM 커패시터 및 그의 제조 방법에 관한 것이다. 상기 커패시터의 제 1 (하부(bottom)-)전극(4)은 적어도 전극 몸체(132)의 표면에 가까운 영역인 텅스텐 규화물에 있는 텅스텐 규화물로 이루어진 입자로 된 전극 표면(41)을 가진다. 텅스텐 규화물 층(41)의 입자는 일시적으로 존재하는 화학량론 미만의 텅스텐 규화물 층(33)과 실리콘 층(34)으로 이루어진 이중층의 템퍼링에 의해 형성된다. 상기 이중층은 표면에 가까운 영역에서 적어도 WSi
x , x = 2 내지 2.5로 이루어진 성형품(132) 상에 제공된다.
摘要翻译：描述了动态随机存取存储器电容器及其制造方法。电容器的第一（底部）电极具有由布置在电极体表面附近的硅化钨层上的由硅化钨制成的晶粒表面。通过回火由化学计量比较低的硅化钨层和硅层形成的暂时存在的双层来形成硅化钨层的磨粒。在硅化钨层上形成双层。

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