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1. 发明公开

KR1020170037478A 스플릿 게이트 플래시 기술에서의 인터디지테이티드 커패시터 审中-实审
标题翻译：分裂栅极闪存技术中的交指型电容器
公开(公告)号：KR1020170037478A
公开(公告)日：2017-04-04
申请号：KR1020150185208
申请日：2015-12-23
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 첸완첸 , 왕유쉬엉 , 첸한유
IPC分类号： H01L49/02 , H01L27/115 , H01L21/3205 , H01L21/768
CPC分类号： H01L27/11575 , H01L21/28282 , H01L27/1157 , H01L27/11573 , H01L28/87 , H01L28/88 , H01L28/91 , H01L29/42344 , H01L29/42352 , H01L29/66181 , H01L29/66833 , H01L29/792 , H01L29/945
摘要： 본개시는, 스플릿게이트플래시메모리셀과함께형성될수 있으며단위면적당높은커패시턴스를제공하는인터디지테이티드(inter-digitated) capacitor) 및형성방법에관한것이다. 일부실시예에서, 인터디지테이티드커패시터는반도체기판의상부표면내에배치된웰 영역을갖는다. 복수의트렌치들이반도체기판의상부표면으로부터웰 영역내의위치로수직으로연장한다. 하부전극들이복수의트렌치들내에배열된다. 하부전극들은복수의트렌치들의내부표면들을따라배열된전하트랩유전체층에의해웰 영역으로부터분리된다. 복수의상부전극들이, 전하트랩유전체층에의해하부전극들로부터측방으로분리되며제1 유전체층에의해웰 영역으로부터수직으로분리된위치에반도체기판위에배열된다.
摘要翻译：本公开涉及可以与分裂栅极闪存单元一起形成并提供每单位面积的高电容和形成方法的交叉指型电容器。在一些实施例中，叉指电容器具有设置在半导体衬底的上表面中的阱区。多个沟槽从半导体衬底的顶表面垂直延伸到阱区中的位置。下电极排列在多个沟槽中。下电极通过沿着多个沟槽的内表面布置的电荷陷阱电介质层与阱区分开。多个上电极通过电荷陷阱电介质层与下电极横向分离，并且通过第一电介质层布置在半导体衬底上与阱区垂直分离的位置处。

2. 发明公开

KR1020050104753A 캐패시터를 갖는 반도체 소자의 형성 방법 无效
标题翻译：形成具有电容器的半导体器件的方法
公开(公告)号：KR1020050104753A
公开(公告)日：2005-11-03
申请号：KR1020040030151
申请日：2004-04-29
申请人： 삼성전자주식회사
发明人： 정장경
IPC分类号： H01L27/108
CPC分类号： H01L28/88 , H01L27/10852
摘要： 캐패시터를 갖는 반도체 소자의 형성 방법을 제공한다. 이 방법은 캐패시터에 포함된 상부 전극의 가장자리를 계단 형태로 형성한다. 이로써, 큰 높이의 하부 전극에 기인된 상부 전극의 가장자리의 높은 단차를 완화시킬 수 있다. 그 결과, 상부 전극 상에 형성되는 층간절연막의 높은 단차를 완화시켜 종래의 크랙을 최소화할 수 있다.

3. 发明公开

KR1020050070939A 반도체 소자의 캐패시터 및 그 제조방법 无效
公开(公告)号：KR1020050070939A
公开(公告)日：2005-07-07
申请号：KR1020030101555
申请日：2003-12-31
申请人： 동부일렉트로닉스 주식회사
发明人： 심희성
IPC分类号： H01L27/108
CPC分类号： H01L28/65 , H01L27/10817 , H01L28/75 , H01L28/88
摘要： 본 발명은 캐패시터의 하부 전극의 유효면적을 증가시켜 캐패시터의 정전 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판 상에 평면 구조로 형성된 제 1 하부 전극;과, 상기 제 1 하부 전극 상에 키읔(ㅋ)자 형상의 대칭 구조를 갖도록 형성된 제 2 하부 전극;과, 상기 제 1 및 제 2 하부 전극의 표면 상에 순차적으로 형성된 유전막 및 상부 전극을 포함하여 이루어지는 것을 특징으로 한다.

4. 发明公开

KR20180020183A 평판형 소자 有权
标题翻译：扁平型设备
公开(公告)号：KR20180020183A
公开(公告)日：2018-02-27
申请号：KR20180009392
申请日：2018-01-25
申请人： 조인셋 주식회사
发明人： CHOI KWANG HWI , JUNG BYUNG SUN , LEE SEONG JIN , CHO SUNG HO
IPC分类号： H01L49/02 , H01L21/48 , H01L21/768
CPC分类号： H01L28/88 , H01L21/4846 , H01L21/76805 , H01L21/76822 , H01L21/76835 , H01L28/87
摘要： 유전체세라믹, 상기유전체세라믹의상부면과하부면에각각형성되는전극패턴을구비하며, 상기전극패턴의가장자리는상기유전체세라믹의가장자리로부터안쪽으로들어와형성되어풀백마진(pull back margin)을가지고, 상기유전체세라믹과상기각 전극패턴을상하관통하는비어홀을구비하는평판형소자가개시된다.
摘要翻译：的介电陶瓷，并具有分别形成在介电陶瓷服装面的下表面上的相同的电极图案，该电极图案的边缘具有一拉回余量（拉回余量）它被形成为从所述电介质陶瓷的边缘里面来，介电公开了一种具有陶瓷和垂直穿透电极图案的通孔的平板炉。

5. 发明公开

KR1020160089500A 고 품질 지수 유도성 및 용량성 회로 구조 审中-实审
标题翻译：高品质因素电感和电容电路结构
公开(公告)号：KR1020160089500A
公开(公告)日：2016-07-27
申请号：KR1020167016994
申请日：2014-07-09
申请人： 자일링크스 인코포레이티드
发明人： 징징 , 우슈시안 , 우자오인디.
IPC分类号： H03H7/01 , H05K1/16 , H01L23/522 , H01L27/01 , H01L49/02 , H03H5/02
CPC分类号： H03H7/0115 , H01L23/5223 , H01L23/5227 , H01L27/016 , H01L28/10 , H01L28/60 , H01L28/88 , H01L2924/0002 , H03H5/02 , H03H7/0138 , H05K1/16 , Y10T29/49117 , H01L2924/00
摘要： 회로는, 제1 복수의핑거소자들(120)에연결된제1 버스라인(110) 및제2 복수의핑거소자들(115)에연결된제2 버스라인(105)을갖는제1 핑거커패시터(100)를포함한다. 제1 버스라인은제2 버스라인에평행이다. 회로는, 제1 버스라인및 제2 버스라인에수직지향된제1 레그(125, 515)를갖는인덕터(500)을더 포함한다. 인덕터의제1 레그는제1 버스라인의중심(135)에연결된다. 관련방법이또한개시된다.

6. 发明公开

KR1020160030036A 디커플링 구조체 및 이를 구비하는 반도체 장치 审中-实审
标题翻译：解除结构和半导体器件，包括它们
公开(公告)号：KR1020160030036A
公开(公告)日：2016-03-16
申请号：KR1020150077496
申请日：2015-06-01
申请人： 삼성전자주식회사
发明人： 이종민 , 전종률 , 김은아 , 임정범
IPC分类号： H01L27/108
CPC分类号： H01L28/90 , H01L27/0805 , H01L27/10808 , H01L27/10817 , H01L27/10847 , H01L27/10852 , H01L28/82 , H01L28/86 , H01L28/88 , H01L28/92
摘要： 집적회로장치가제공된다. 상기집적회로장치는제 1 커패시터및 상기제 1 커패시터와다른제 2 커패시터를포함하는디커플링구조체를포함하고, 상기디커플링구조체는수직방향으로각각연장하는복수의제 1 도전패턴들, 상기수직방향으로각각연장하는제 2 도전패턴들, 상기제 1 도전패턴들및 상기제 2 도전패턴들을구조적으로지지하고수평방향으로연장하는통합지지구조체및 상기제 1 도전패턴들사이및 상기제 2 도전패턴들사이에제공되는공통전극을포함한다. 상기제 1 도전패턴들및 상기공통전극은상기제 1 커패시터의전극들을포함하고, 상기제 2 도전패턴들및 상기공통전극은상기제 2 커패시터의전극들을포함한다.
摘要翻译：提供集成电路装置。该集成电路器件包括一个去耦结构，它包括一个第一电容和一个不同于第一个电容的第二个电容。解耦结构包括：在垂直方向上分别延伸的多个第一导电图案; 第二导电图案在垂直方向上分别延伸; 整体支撑结构，其在结构上支撑第一导电图案和第二导电图案，并且在水平方向上延伸; 以及设置在第一导电图案和第二导电图案之间的公共电极。第一导电图案和公共电极包括第一电容器的电极，第二导电图案和公共电极包括第二电容器的电极。解耦结构可以减小半导体器件的尺寸。

7. 发明公开

KR1020140143930A 커패시터를 포함하는 반도체 소자 및 이의 제조 방법 审中-实审
标题翻译：包括电容器的半导体器件及其制造方法
公开(公告)号：KR1020140143930A
公开(公告)日：2014-12-18
申请号：KR1020130065699
申请日：2013-06-10
申请人： 삼성전자주식회사
发明人： 조영승 , 김성의 , 김지영 , 정훈 , 김찬원 , 서종범 , 이승준 , 이준수
IPC分类号： H01L27/108 , H01L21/8242
CPC分类号： H01L28/88 , H01L21/764 , H01L27/10808 , H01L27/10811 , H01L27/10852 , H01L27/10894 , H01L28/90
摘要： 커패시터를 포함하는 반도체 소자 및 그 제조 방법에서, 상기 반도체 소자는, 기판 상에 구비되고, 제1 하부 전극, 제1 유전막 및 제1 상부 전극을 포함하는 제1 커패시터 구조물을 포함한다. 상기 기판 상에서 상기 제1 커패시터와 이웃하게 배치되고, 제2 하부 전극, 제2 유전막 및 제2 상부 전극을 포함하는 제2 커패시터 구조물을 포함한다. 상기 제1 및 제2 커패시터 구조물 사이 부위의 상부에는 에어갭이 생성되고 상기 제1 및 제2 커패시터 구조물의 하부를 지지하도록, 상기 제1 및 제2 커패시터 구조물 사이 부위의 적어도 일부를 채우는 절연 패턴을 포함한다. 상기 반도체 소자에 포함된 커패시터는 누설 전류가 감소되고 기울어지거나 쓰러지는 불량이 감소된다.
摘要翻译：在包括电容器的半导体器件及其制造方法中，半导体器件包括：第一电容器结构，其包括形成在衬底上的第一下电极，第一电介质层和第一上电极。半导体器件包括与衬底上的第一电容器相邻的第二电容器结构，并且包括第二下电极，第二电介质层和第二上电极。在第一和第二电容器结构之间的部分的上部产生气隙。绝缘图案填充在第一和第二电容器结构之间的部分的至少一部分中，以支撑第一和第二电容器结构的下部。包括在半导体器件中的电容器减少了泄漏电流和诸如倾斜或塌陷的缺陷。

8. 发明公开

KR1020130013774A 태양전지의 상부 전극 제조방법 有权
标题翻译：太阳能电池的制造方法
公开(公告)号：KR1020130013774A
公开(公告)日：2013-02-06
申请号：KR1020110075567
申请日：2011-07-29
申请人： 한국산업기술대학교산학협력단
发明人： 이희철
IPC分类号： H01L31/04 , H01L31/18 , H01L31/0224
CPC分类号： Y02E10/50 , Y02P70/521 , H01L31/04 , H01L28/88 , H01L31/0224 , H01L31/022425 , H01L31/022433 , H01L31/18
摘要： PURPOSE: A method for manufacturing the upper electrode of a solar cell is provided to maximize productivity by forming a first and a second pattern by a hybrid print method including screen printing and nano imprinting. CONSTITUTION: A lower electrode layer(12) and a first dopant semiconductor layer(14) are formed on a substrate(10). An optical absorption layer(16) and a second dopant semiconductor layer(18) are formed on the first dopant semiconductor layer. A first pattern(20) is formed on the second dopant semiconductor layer. A stamp(40) compresses the first patterns to form a second pattern(30) which has a smaller line width than first patterns. An intaglio groove(32) is formed in the lower surface of the stamp.
摘要翻译：目的：提供一种用于制造太阳能电池的上电极的方法，以通过包括丝网印刷和纳米印刷的混合印刷方法形成第一和第二图案来最大化生产率。构成：在基板（10）上形成下电极层（12）和第一掺杂剂半导体层（14）。在第一掺杂剂半导体层上形成光吸收层（16）和第二掺杂剂半导体层（18）。在第二掺杂剂半导体层上形成第一图案（20）。印模（40）压缩第一图案以形成具有比第一图案更小的线宽的第二图案（30）。凹版凹槽（32）形成在印模的下表面上。

9. 发明公开

KR1020000023205A 고-ε-유전체 또는 강유전체를 갖는, 핀-스택-원리에 따른 커패시터 및 네가티브 형태를 이용한 그것의 제조 방법 有权
标题翻译：具有针对堆叠原理的高容许电介质或电解电容器的电容器及其使用负面形式制造该电容器的方法
公开(公告)号：KR1020000023205A
公开(公告)日：2000-04-25
申请号：KR1019990039781
申请日：1999-09-16
申请人： 지멘스 악티엔게젤샤프트
发明人： 랑에,게리트 , 슐뢰써,틸
IPC分类号： H01L27/105
CPC分类号： H01L27/10852 , H01L27/10817 , H01L28/88
摘要： PURPOSE: A method for manufacturing a capacitor using negative form is provided to reduce an area requirement and to be compatible with a usual manufacturing method by using a high perceptivity or ferrorelectrics. CONSTITUTION: A consecutive layer including a layer formed with a first material and a layer formed with a second material is formed on a carrier surface. The first material and the second material are selectively etched. A first auxiliary structure composed of silicone is formed and a second auxiliary structure mechanically contacting layer composed of the second material is formed. A first electrode having a support structure(9s) contacting a layer(9L) is formed and a second electrode(11) is formed on a dielectrics.
摘要翻译：目的：提供一种使用负型制造电容器的方法，以减少面积要求，并通过使用高感知性或铁电体与通常的制造方法兼容。构成：在载体表面上形成包括由第一材料形成的层和由第二材料形成的层的连续层。选择性地蚀刻第一材料和第二材料。形成由硅酮构成的第一辅助结构体，形成由第二材料构成的机械接触层的第二辅助结构体。形成具有与层（9L）接触的支撑结构（9s）的第一电极，并且在电介质上形成第二电极（11）。

10. 发明授权

KR101833107B1 스플릿 게이트 플래시 기술에서의 인터디지테이티드 커패시터 有权
公开(公告)号：KR101833107B1
公开(公告)日：2018-02-27
申请号：KR1020150185208
申请日：2015-12-23
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 첸완첸 , 왕유쉬엉 , 첸한유
IPC分类号： H01L49/02 , H01L27/115 , H01L21/3205 , H01L21/768
CPC分类号： H01L27/11575 , H01L21/28282 , H01L27/1157 , H01L27/11573 , H01L28/87 , H01L28/88 , H01L28/91 , H01L29/42344 , H01L29/42352 , H01L29/66181 , H01L29/66833 , H01L29/792 , H01L29/945
摘要： 본개시는, 스플릿게이트플래시메모리셀과함께형성될수 있으며단위면적당높은커패시턴스를제공하는인터디지테이티드(inter-digitated) capacitor) 및형성방법에관한것이다. 일부실시예에서, 인터디지테이티드커패시터는반도체기판의상부표면내에배치된웰 영역을갖는다. 복수의트렌치들이반도체기판의상부표면으로부터웰 영역내의위치로수직으로연장한다. 하부전극들이복수의트렌치들내에배열된다. 하부전극들은복수의트렌치들의내부표면들을따라배열된전하트랩유전체층에의해웰 영역으로부터분리된다. 복수의상부전극들이, 전하트랩유전체층에의해하부전극들로부터측방으로분리되며제1 유전체층에의해웰 영역으로부터수직으로분리된위치에반도체기판위에배열된다.

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