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1. 发明授权

KR101913453B1 ＳＯＩ 구조에 중공을 포함하는 반도체 소자 및 그 제조 방법 有权
公开(公告)号：KR101913453B1
公开(公告)日：2018-10-31
申请号：KR1020140065677
申请日：2014-05-30
申请人： 매그나칩 반도체 유한회사
发明人： 허버트프랑소와
IPC分类号： H01L27/12 , H01L23/053 , H01L21/31
CPC分类号： H01L21/764 , H01L21/02233 , H01L21/02255 , H01L21/02271 , H01L21/30604 , H01L21/308 , H01L21/31111 , H01L21/76283 , H01L21/84 , H01L27/1203 , H01L29/0649
摘要： 본발명은 SOI 구조에중공을포함하는반도체소자및 그제조방법에관한것으로, SOI(Silicon-On-Insulator) 반도체의절연층(Buried Oxide layer, BOX층)에중공을형성함으로써 RF-SOI 스위치의성능지수를향상시키는반도체소자및 그제조방법에관한것이다.

2. 发明公开

KR20180020806A 반도체 장치 및 그 제조방법 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：KR20180020806A
公开(公告)日：2018-02-28
申请号：KR20160105752
申请日：2016-08-19
申请人： SK HYNIX INC
发明人： PARK HAE CHAN , KIM JANG WON , SA GONG HYUN
IPC分类号： H01L27/115
CPC分类号： H01L27/11582 , H01L21/02244 , H01L21/02255 , H01L21/02636 , H01L21/28282 , H01L21/32133 , H01L21/762 , H01L21/76871 , H01L21/76877 , H01L29/495
摘要： 본발명의실시예에따른반도체장치는채널막; 상기채널막을감싸고, 상기채널막의연장방향을따라이격되어적층된층간절연막들; 서로이웃한층간절연막들사이의층간공간들을채우고, 상기층간공간들외부로연장된도전패턴들; 및상기도전패턴들의측벽을덮고, 상기도전패턴들의산화물로형성된제1 분리막들(isolation layers)을포함할수 있다.
摘要翻译：可以提供半导体器件的制造方法。该方法可以包括形成包括层间绝缘层并且由狭缝分开的叠层，层间绝缘层围绕沟道层并且层叠为彼此间隔开，并且夹着层间间隔。该方法可以包括形成填充层间空间的导电图案。该方法可以包括通过执行氧化工艺来氧化导电图案的一部分而在导电图案的表面上形成隔离层。

3. 发明公开

KR1020170096134A 제어된 열적 산화에 의한 에피 성장한 게르마늄에서의 표면 거칠기의 감소 审中-实审
标题翻译：通过受控热氧化降低外延生长的锗中的表面粗糙度
公开(公告)号：KR1020170096134A
公开(公告)日：2017-08-23
申请号：KR1020177018942
申请日：2015-12-15
申请人： 스트라티오 인코포레이티드
发明人： 정우식 , 나열 , 김영식 , 이제형 , 이진형
IPC分类号： H01L21/02 , H01L21/302 , H01L21/306
CPC分类号： H01L21/02236 , H01L21/02255 , H01L21/02381 , H01L21/02532 , H01L21/02664 , H01L21/26513 , H01L21/302 , H01L21/30604 , H01L21/31111 , H01L21/3247
摘要： 본원에서는게르마늄의표면거칠기를감소시키기위한방법들이개시되어있다. 몇몇실시형태에서, 상기표면거칠기는게르마늄의열적산화에의해감소된다. 몇몇실시형태에서, 상기표면거칠기는열적산화속도를제어함으로써추가로감소된다. 몇몇실시형태에서, 상기표면거칠기는열적어닐링에의해감소된다.
摘要翻译：本文公开了用于降低锗的表面粗糙度的方法。在一些实施例中，表面粗糙度通过锗的热氧化而降低。在一些实施例中，通过控制热氧化速率来进一步降低表面粗糙度。在一些实施例中，表面粗糙度通过热退火而降低。

4. 发明授权

KR101769211B1 FINFET 디바이스를 위한 방법 및 구조체 有权
标题翻译： FINFET器件的方法和结构
公开(公告)号：KR101769211B1
公开(公告)日：2017-08-17
申请号：KR1020150162350
申请日：2015-11-19
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 칭쿼쳉 , 륭잉큥
IPC分类号： H01L29/78 , H01L29/66 , H01L29/423
CPC分类号： H01L21/823807 , H01L21/02123 , H01L21/02236 , H01L21/02255 , H01L21/823821 , H01L21/823878 , H01L21/845 , H01L27/092 , H01L27/1207 , H01L2029/7858
摘要： 본개시내용은, 기판위에제1 핀구조체및 제2 핀구조체를형성하는단계를포함하는방법을제공하며, 제1 및제2 핀구조체사이에위치설정된제1 트렌치를갖는다. 또한, 방법은, 제1 트렌치내에제1 유전체층을형성하는단계와, 제1 핀구조체의일부를노출시키도록제1 유전체층을리세싱하는단계와, 제1 핀구조체의노출된부분과, 제1 트렌치내의리세싱된제1 유전체층위에제1 캐핑층을형성하는단계와, 제1 캐핑층이제1 핀구조체의노출된부분을덮는상태로, 제1 트렌치내의상기제1 캐핑층위에제2 유전체층을형성하는단계와, 제1 핀구조체로부터제1 캐핑층을제거하는단계를포함한다.
摘要翻译：本公开提供了一种方法，该方法包括：在衬底上形成第一鳍状结构和第二鳍状结构，并且具有位于第一和第二针状结构之间的第一沟槽。该方法还包括在第一沟槽中形成第一介电层，使第一介电层凹陷以暴露第一鳍结构的一部分，暴露第一pin结构的暴露部分，在沟槽中的凹陷的第一介电层之上形成第一覆盖层;以及在第一沟槽中的第一覆盖层之上形成第二覆盖层，其中第一覆盖层现在覆盖单晶硅的暴露部分，并且从第一鳍结构去除第一覆盖层。

5. 发明公开

KR1020170041191A 촉매 산화물 형성에 의해 마이크로 전자 디바이스 격리를 생성하는 장치 및 방법 审中-实审
标题翻译：通过催化氧化物形成产生微电子器件隔离的设备和方法
公开(公告)号：KR1020170041191A
公开(公告)日：2017-04-14
申请号：KR1020177001298
申请日：2014-08-05
申请人： 인텔 코포레이션
发明人： 비마라세티,고피나스 , 하페즈,왈리드 , 박,주동 , 한,웨이민 , 코트너,레이몬드
IPC分类号： H01L21/762 , H01L21/02
CPC分类号： H01L29/7846 , H01L21/02238 , H01L21/02255 , H01L21/76202 , H01L21/823431 , H01L29/42376 , H01L29/66795 , H01L29/785
摘要： 산화공정이후속되는반도체본체들상의산화촉매층의형성을통해그 반도체본체들에형성되는산화물격리구조체들을포함하는비-평면형트랜지스터디바이스들. 일실시예에서, 반도체본체들은실리콘함유재료들로부터형성될수 있고, 산화촉매층은알루미늄산화물을포함할수 있으며, 산화물격리구역을형성하도록반도체본체를산화시키는것은반도체본체제1 부분과반도체본체제2 부분을실질적으로전기적으로분리시키는격리구역과함께반도체본체제1 부분및 반도체본체제2 부분을형성한다.
摘要翻译：平面晶体管器件包括通过在氧化工艺之后在半导体本体上形成氧化催化剂层而形成在半导体本体中的氧化物隔离结构。在一个实施例中，半导体主体它们可以从含硅材料形成，氧化催化剂可包括氧化铝，是氧化半导体本体，以形成氧化物隔离区半导体该系统的第一部分和该系统的半导体2份与实质上电隔离半导体衬底1和半导体衬底2的隔离区域一起。

6. 发明公开

KR1020160134661A 접합웨이퍼의 제조방법 审中-实审
标题翻译：制造层压陶瓷的方法
公开(公告)号：KR1020160134661A
公开(公告)日：2016-11-23
申请号：KR1020167024282
申请日：2015-02-12
申请人： 신에쯔 한도타이 가부시키가이샤
发明人： 코바야시,노리히로 , 아가,히로지
IPC分类号： H01L21/18 , H01L21/265 , H01L21/324 , H01L27/12 , H01L21/02
CPC分类号： H01L21/76254 , H01L21/02052 , H01L21/02238 , H01L21/02255 , H01L21/26506 , H01L21/26533 , H01L21/30604 , H01L21/324 , H01L21/3247 , H01L27/12
摘要： 본발명은, 본드웨이퍼의표면으로부터수소이온등의가스이온을이온주입하여이온주입층을형성하고, 본드웨이퍼와베이스웨이퍼를접합한후, 이온주입층에서본드웨이퍼를박리시킴으로써, 베이스웨이퍼상에박막을갖는접합웨이퍼를제작하고, 접합웨이퍼에대하여, 수소가스함유분위기하에서 RTA처리를행하는접합웨이퍼의제조방법에있어서, RTA처리의최고온도로부터강온하여열처리로로부터접합웨이퍼를취출할때까지의동안, 열처리로내에서박막의표면에보호막을형성하고, 그후 보호막이형성된접합웨이퍼를열처리로로부터취출하여, 그후 보호막및 박막의에칭이가능한세정액을이용하여세정하는접합웨이퍼의제조방법이다. 이에따라, RTA처리와그 후의세정을행한후에도박막의막두께의면내균일성을양호하게유지할수 있는접합웨이퍼의제조방법이제공된다.
摘要翻译：本发明是一种用于制造接合晶片的方法，包括：从接合晶片的表面离子注入诸如氢离子的气体离子，从而形成离子注入层; 将接合晶片和基底晶片接合; 接着通过沿着离子注入层分层接合晶片来在基底晶片上制造具有薄膜的接合晶片; 并在含氢气氛中对所述接合晶片进行RTA处理; 其特征在于，在从所述热处理炉取出所述接合晶片之前，在所述RTA处理的最高温度下降温度的过程中，在所述热处理炉中，在所述薄膜表面上形成保护膜; 然后将形成有保护膜的接合晶片从热处理炉中取出，然后用可以蚀刻保护膜和薄膜的清洗液清洁。这提供了一种用于制造接合晶片的方法，其可以在进行RTA处理和随后的清洁之后使薄膜的径向膜厚均匀性保持良好。

7. 发明授权

KR101677968B1 게르마늄 층 상에 산화 게르마늄을 포함하는 막을 구비하는 반도체 구조 및 그 제조방법 有权
标题翻译：在锗层上面含有含锗氧化物膜的半导体结构及其制造方法
公开(公告)号：KR101677968B1
公开(公告)日：2016-11-21
申请号：KR1020157004115
申请日：2013-04-18
申请人： 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
发明人： 토리우미아키라 , 이충현
IPC分类号： H01L21/316 , H01L21/02 , H01L29/78
CPC分类号： H01L21/28255 , H01L21/02112 , H01L21/02175 , H01L21/022 , H01L21/02236 , H01L21/02255 , H01L29/16 , H01L29/513 , H01L29/517 , H01L29/78
摘要： 본발명은게르마늄층(30)과, 상기게르마늄층 상에형성된산화게르마늄을포함하는막(32)과상기산화게르마늄을포함하는막 상에형성되고산화실리콘보다비유전율의큰 고유전체산화막(34)을포함하는절연막을구비하고, 상기절연막의 EOT가 2nm 이하이고, 또한상기절연막 상에금속막으로서 Au를형성했을때의상기금속막의게르마늄층에대한전압을플랫밴드전압으로부터축적영역측에 1V 인가했을때의리크전류가 10A/cm이하인반도체구조에관한것이다.
摘要翻译：半导体结构包括：锗层30; 以及绝缘膜，其具有包含锗氧化物并形成在锗层上的膜32和形成在包含氧化锗的介电常数高于氧化硅的介电常数的高电介质氧化膜34上的绝缘膜其中：所述绝缘膜的EOT为2nm以下; 并且假设在绝缘膜上形成作为金属膜的金属，在金属膜相对于金属膜的电压的情况下，漏电流密度为10 -5 X EOT + 4 A / cm 2以下锗层从平坦带电压施加到积聚区域侧1V。

8. 发明公开

KR1020160129667A FET를 형성하는 방법 有权
标题翻译： FET FET FET及其形成方法
公开(公告)号：KR1020160129667A
公开(公告)日：2016-11-09
申请号：KR1020150120398
申请日：2015-08-26
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 칭쿠오쳉 , 리우치웬 , 왕치하오
IPC分类号： H01L29/78
CPC分类号： H01L27/0924 , H01L21/02236 , H01L21/02255 , H01L21/823821 , H01L21/823878 , H01L29/0642 , H01L29/165
摘要： 실시예는방법이며, 이방법은기판상에제1 핀및 제2 핀을형성하는단계로서, 상기제1 핀및 상기제2 핀의각각은기판상의제1 결정반도체재료및 그제1 결정반도체재료위의제2 결정반도체재료를포함하는것인형성하는단계를포함한다. 이방법은제2 핀내의제1 결정반도체재료를유전체재료로변환하는단계를포함하며, 이변환하는단계이후에, 제1 핀내의제1 결정반도체재료의적어도일부는변환되지않은상태로남겨진다. 이방법은제1 핀및 제2 핀위에게이트구조체를형성하는단계와, 게이트구조체의대향하는측부상에소스/드레인영역을형성하는단계를포함한다.
摘要翻译：实施例是一种方法，包括在衬底上形成第一鳍片和第二鳍片，第一鳍片和第二鳍片均包括在衬底上的第一晶体半导体材料和在第一晶体半导体材料上方的第二晶体半导体材料。将第二鳍片中的第一晶体半导体材料转换成电介质材料，其中在转换步骤之后，第一鳍片中的第一晶体半导体材料的至少一部分保持未转换。在第一鳍片和第二鳍片上形成栅极结构，并且在栅极结构的相对侧上形成源极/漏极区域。

9. 发明授权

KR101672602B1 ＳＲＡＭＦＩＮＦＥＴ 소자에 대한 구조물 및 방법 有权
标题翻译： SRAM FINFET器件的结构和方法
公开(公告)号：KR101672602B1
公开(公告)日：2016-11-03
申请号：KR1020140186780
申请日：2014-12-23
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 칭쿠오청 , 풍카힝 , 창치성 , 우지치앙
IPC分类号： H01L29/78
CPC分类号： H01L27/1104 , H01L21/02236 , H01L21/02255 , H01L21/02532 , H01L21/0332 , H01L21/324 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L21/823828 , H01L27/0924 , H01L29/161 , H01L29/165 , H01L29/495 , H01L29/4966 , H01L29/517 , H01L29/66545
摘要： 본발명은핀형전계효과트랜지스터(FinFET) 소자의실시예를제공한다. 소자는, n형 FinFET(NFET) 영역및 p형 FinFET(PFET) 영역을갖는기판을포함한다. 소자는, NFET 영역의기판위의제1 및제2 핀구조물들, 및 PFET 영역의기판위의제3 핀구조물을또한포함한다. 소자는, 제1 핀구조물의일부부위를감싸는것을포함하는, NFET 영역의제1 하이 k(HK)/금속게이트(MG) 스택, 리세스된제1 핀구조물위의, 제1 HK/MG 스택에인접한, 제1 서브세트의제1 소스/드레인(S/D) 피쳐들, 및부분적으로는리세스된제2 핀구조물위의그리고부분적으로는리세스된제1 핀구조물위의, 제2 서브세트의제1 S/D 피쳐들을또한포함한다.
摘要翻译：本公开提供了鳍状场效应晶体管（FinFET）器件的实施例。该器件包括具有n型FinFET（NFET）区和p型FinFET（PFET）区的衬底。器件还包括在NFET区域中的衬底上的第一和第二鳍结构，以及在PFET区域中的衬底上的第三鳍结构。该装置还包括NFET区域中的第一高k（HK）/金属栅极（MG）堆叠，包括在第一鳍结构的一部分上的缠绕，第一源极/漏极（S / D）特征的第一子集邻近第一HK / MG堆叠，在凹陷的第一鳍结构上方，第一S / D特征的第二子集部分地覆盖凹陷的第二鳍结构，并且部分地位于凹入的第一鳍结构上。

10. 发明公开

KR1020160082152A 지지 유닛 및 이를 포함하는 베이크 유닛, 기판 처리 방법 审中-实审
标题翻译：支持UINT和带有支持单元的保险箱，用于处理基板的方法
公开(公告)号：KR1020160082152A
公开(公告)日：2016-07-08
申请号：KR1020140194829
申请日：2014-12-31
申请人： 세메스 주식회사
发明人： 이은탁
IPC分类号： H01L21/683 , H01L21/02 , H01L21/324
CPC分类号： H01L21/6835 , H01L21/02255 , H01L21/324
摘要： 본발명은지지유닛및 이를포함하는베이크유닛과기판처리방법에관한것이다. 본발명의일 실시예에따르면, 기판을지지하는지지유닛에있어서기판이놓는가열플레이트을가지며기판을가열하는가열부재와상기가열플레이트에기판이정위치에놓이는지여부및 들뜸유무를감지하는감지부재와상기가열부재와상기감지부재를제어하여기판을정위치에놓이도록제어하는제어기를포함하는지지유닛을포함한다.
摘要翻译：本发明涉及一种支撑单元，具有该支撑单元的烘烤单元和一种基板处理方法。根据本发明的实施例，在支撑基板的支撑单元中，支撑单元包括：加热构件，具有加热板，基板被放置在该加热板上并加热基板; 感测构件，感测基板是否位于加热板上的右侧位置以及基板是否起伏; 以及控制器，其控制所述加热构件和所述感测构件以将所述基板定位在所述正确位置。本发明的目的是提供一种能够感测基板是否位于正确位置的支撑单元，具有该基板的烘烤单元以及基板处理方法。

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