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1. 发明公开

KR1020150077333A 오목부를 충전하는 방법 및 처리 장치 审中-实审
标题翻译：泄漏填充方法和处理装置
公开(公告)号：KR1020150077333A
公开(公告)日：2015-07-07
申请号：KR1020140186827
申请日：2014-12-23
申请人： 도쿄엘렉트론가부시키가이샤
发明人： 가키모토,아키노부 , 치바,요우이치로우 , 야마다,다쿠미 , 스즈키,다이스케
IPC分类号： H01L21/3205 , H01L21/28
CPC分类号： H01L21/76877 , C30B1/023 , C30B25/00 , C30B29/06 , H01L21/02667 , H01L21/28525 , H01L21/28531 , H01L21/67109 , H01L21/76879
摘要： 피처리체의오목부를충전하는방법이제공된다. 피처리체는, 반도체기판및 해당반도체기판위에형성된절연막을갖는다. 이방법은, 오목부를구획형성하는벽면을따라불순물이도핑된제1 반도체층을형성하는공정과, 제1 반도체층위에, 해당제1 반도체층의불순물농도보다낮은불순물농도를갖고또한해당제1 반도체층의막 두께보다작은막 두께를갖는제2 반도체층을형성하는공정과, 피처리체를어닐하는공정과, 제1 반도체층에포함되는제1 아몰퍼스반도체영역및 제2 반도체층에포함되는제2 아몰퍼스반도체영역을에칭하는공정을포함한다.
摘要翻译：提供一种填充待处理物体的凹陷单元的方法。被处理物体具有形成于半导体基板上的半导体基板和绝缘膜。该方法包括：形成第一半导体层的过程，其中外部杂质沿壁侧掺杂以分割和形成凹陷单元; 在第一半导体层上形成具有比第一半导体层低的异物浓度和薄膜厚度的第二半导体层的工艺; 对被处理物进行退火处理的工序; 以及蚀刻包括在第一半导体层中的第一非晶半导体区域和包括在第二半导体层中的第二非晶半导体区域的处理。根据本发明，可以抑制凹陷单元的填充中的空腔的产生。

2. 发明公开

KR1020110060748A 반도체 장치 제조 방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020110060748A
公开(公告)日：2011-06-08
申请号：KR1020090117435
申请日：2009-11-30
申请人： 에스케이하이닉스 주식회사
发明人： 은용석 , 박은실 , 김태윤 , 김민수
IPC分类号： H01L21/8242 , H01L27/108 , H01L29/78 , H01L21/336
CPC分类号： H01L27/10885 , H01L21/743 , H01L27/10888 , H01L29/7813 , H01L21/02225 , H01L21/28531 , H01L21/32051 , H01L21/4763 , H01L29/66704 , H01L29/66734
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to prevent the Inclination and breakdown of a pillar by growing the pillar with an epitaxial method after a sidewall contact and a buried bit line are formed. CONSTITUTION: A pad layer(21A) and a first hard mask film(22A) are formed on a substrate(20A). The trench for the buried bit line is formed by etching the substrate. A bit line(25) is filled in the trench. A trench for a sidewall contact is formed by etching the substrate to expose one sidewall of the buried bit line. A sidewall contact is formed to partially fill the trench for the sidewall contact.
摘要翻译：目的：提供一种用于制造半导体器件的方法，用于通过在形成侧壁接触和掩埋位线之后通过外延生长柱来防止柱的倾斜和击穿。构成：衬底层（21A）和第一硬掩模膜（22A）形成在衬底（20A）上。用于掩埋位线的沟槽通过蚀刻衬底形成。位线（25）填充在沟槽中。通过蚀刻衬底以暴露掩埋位线的一个侧壁来形成用于侧壁接触的沟槽。形成侧壁接触以部分地填充用于侧壁接触的沟槽。

3. 发明公开

KR1020100113331A 반도체 장치 제조방법 无效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020100113331A
公开(公告)日：2010-10-21
申请号：KR1020090031839
申请日：2009-04-13
申请人： 에스케이하이닉스 주식회사
发明人： 이진구 , 오재근 , 주민애
IPC分类号： H01L21/336 , H01L29/78 , H01L21/8242
CPC分类号： H01L29/66348 , H01L21/02225 , H01L21/108 , H01L21/2253 , H01L21/28531 , H01L21/76852
摘要： PURPOSE: A semiconductor device manufacturing method is provided to prevent the deterioration of the refresh property of a semiconductor device by adding oxygen gas into mixed gas during a tilt implant process through a gas cluster ion beam method. CONSTITUTION: An element isolation layer(32) is formed through a STI(Shallow Trench Isolation) process. A hard mask pattern(34) is formed on a substrate(31) in which an active region(33) is defined with the element isolation layer. A first pattern(35) is formed by etching the active region to an etch barrier. The tilt implant process of an impurity is executed on the substrate with a gas cluster ion beam method. A second pattern, which has a lower bottom surface than the bottom surface of the first pattern, is formed by selectively etching the element isolation layer.
摘要翻译：目的：提供一种半导体器件制造方法，用于通过气体簇离子束法在倾斜注入工艺期间通过将氧气添加到混合气体中来防止半导体器件的刷新性能的劣化。构成：通过STI（浅沟槽隔离）工艺形成元件隔离层（32）。在基板（31）上形成硬掩模图案（34），其中有源区域（33）被限定有元件隔离层。通过将有源区蚀刻到蚀刻阻挡层来形成第一图案（35）。使用气体簇离子束法在衬底上执行杂质的倾斜注入工艺。通过选择性地蚀刻元件隔离层来形成具有比第一图案的底表面更低的底表面的第二图案。

4. 发明公开

KR1020110121346A 반도체장치의 수직셀의 접합 형성 방법 有权
标题翻译：在半导体器件中形成垂直细胞结的方法
公开(公告)号：KR1020110121346A
公开(公告)日：2011-11-07
申请号：KR1020100040901
申请日：2010-04-30
申请人： 에스케이하이닉스 주식회사
发明人： 이보미
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/2254 , H01L21/2257 , H01L21/743 , H01L27/10876 , H01L27/10885 , H01L21/2253 , H01L21/02255 , H01L21/28531 , H01L29/7813
摘要： PURPOSE: A method for jointing and forming the vertical cell of a semiconductor is provided to improve the step coverage of a diffusion control film which is formed in a subsequent process by forming an undoped film which fills the opening of an insulating layer. CONSTITUTION: An active area(303), which is separated with a trench(302), is formed in a substrate(301). An insulating layer with an opening is formed in the sidewall of the active area. The undoped film(309A) filling the opening is formed. A diffusion control film(310) is formed in the front which includes the undoped film. Junction(313) is formed in the part of an exposed sidewall.
摘要翻译：目的：提供一种用于连接和形成半导体垂直单元的方法，以通过形成填充绝缘层的开口的未掺杂的膜来改善在随后的工艺中形成的扩散控制膜的阶梯覆盖。构成：在衬底（301）中形成与沟槽（302）分离的有源区域（303）。具有开口的绝缘层形成在有源区的侧壁中。形成填充开口的未掺杂膜（309A）。扩散控制膜（310）形成在前面，包括未掺杂的膜。结露（313）形成在暴露侧壁的一部分。

5. 发明公开

KR1020110101923A 반도체 소자 및 그의 형성 방법 失效
标题翻译：半导体器件及其形成方法
公开(公告)号：KR1020110101923A
公开(公告)日：2011-09-16
申请号：KR1020100021294
申请日：2010-03-10
申请人： 에스케이하이닉스 주식회사
发明人： 손윤익
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/42312 , H01L21/28531 , H01L27/10885 , H01L29/7813
摘要： 본 발명에 따른 반도체 소자의 형성 방법은 셀 영역과 페리 영역을 포함하는 반도체 기판을 제공하는 단계와, 상기 페리 영역의 상기 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트 양측으로 상기 반도체 기판과 접속되는 비트라인 콘택을 포함하는 비트라인을 형성하는 단계와, 상기 비트라인의 측벽에 스페이서를 형성하는 단계를 포함하여, 벙커 디펙트를 방지하기 위하여 형성되는 식각정지막의 공간이 페리 영역의 게이트라인에 손실없이 용이하게 확보되도록 함으로써 페리 영역의 트랜지스터 특성을 용이하게 확보할 수 있는 효과를 제공한다.
摘要翻译：和形成根据本发明的半导体元件包括以下步骤：提供包括单元区域和佩里区域的半导体衬底;以及形成轮渡区域的半导体衬底上的栅极两侧，并且与所述栅极的半导体衬底形成位线，包括连接到一个位线接触，以及在所述位线的侧壁上的间隔物，所述蚀刻停止膜形成是为了防止在佩里区域沙坑缺陷栅极线的空间因此可以容易地确保载流子区域的晶体管特性。

6. 发明公开

KR1020100093297A 반도체 소자 및 그의 제조방법 失效
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020100093297A
公开(公告)日：2010-08-25
申请号：KR1020090012419
申请日：2009-02-16
申请人： 에스케이하이닉스 주식회사
发明人： 신민정 , 김성환
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7831 , H01L29/66484 , H01L29/6656 , H01L29/42312 , H01L21/28531 , H01L29/41725 , H01L29/4232
摘要： PURPOSE: A semiconductor device and a manufacturing method thereof are provided to secure potential barrier difference between a source region and a channel by forming an inner gate inside a main gate part adjacent to the source region. CONSTITUTION: A main gate(120) is formed on a semiconductor substrate(100). A source region(140s) and a drain region(140d) are formed inside the surface of the semiconductor substrate on both sides of main gate. An inner gate(110) is formed inside the main gate part adjacent to the source region. A spacer(108) is formed on both sides of the inner gate. A first contact is contacted with the main gate. A second contact is contacted with the inner gate.
摘要翻译：目的：提供半导体器件及其制造方法，以通过在与源极区域相邻的主栅极部分内形成内部栅极来确保源极区域和沟道之间的势垒差异。构成：在半导体衬底（100）上形成主栅极（120）。源极区域（140s）和漏极区域（140d）形成在主栅极两侧的半导体衬底的表面内。内门（110）形成在与主源极区相邻的主栅极内部。间隔件（108）形成在内门的两侧。第一个联系人与主闸门接触。第二个触点与内门接触。

7. 发明授权

KR101824764B1 오목부를 충전하는 방법 有权
标题翻译：减压填充法
公开(公告)号：KR101824764B1
公开(公告)日：2018-02-01
申请号：KR1020140186827
申请日：2014-12-23
申请人： 도쿄엘렉트론가부시키가이샤
发明人： 가키모토,아키노부 , 치바,요우이치로우 , 야마다,다쿠미 , 스즈키,다이스케
IPC分类号： H01L21/3205 , H01L21/28
CPC分类号： H01L21/76877 , C30B1/023 , C30B25/00 , C30B29/06 , H01L21/02667 , H01L21/28525 , H01L21/28531 , H01L21/67109 , H01L21/76879
摘要： 피처리체의오목부를충전하는방법이제공된다. 피처리체는, 반도체기판및 해당반도체기판위에형성된절연막을갖는다. 이방법은, 오목부를구획형성하는벽면을따라불순물이도핑된제1 반도체층을형성하는공정과, 제1 반도체층위에, 해당제1 반도체층의불순물농도보다낮은불순물농도를갖고또한해당제1 반도체층의막 두께보다작은막 두께를갖는제2 반도체층을형성하는공정과, 피처리체를어닐하는공정과, 제1 반도체층에포함되는제1 아몰퍼스반도체영역및 제2 반도체층에포함되는제2 아몰퍼스반도체영역을에칭하는공정을포함한다.
摘要翻译：一种用于填充包括半导体衬底和在半导体衬底上形成的绝缘膜的工件的凹陷的凹陷填充方法，包括：沿着限定凹陷的壁表面形成掺杂有杂质的第一半导体层; 在所述第一半导体层上形成第二半导体层，所述第二半导体层的杂质浓度低于所述第一半导体层，并且所述第二半导体层的厚度小于所述第一半导体层的厚度; 对所述工件进行退火以在所述凹陷的底部处形成对应于来自所述第一半导体层和所述第二半导体层的所述半导体衬底的晶体的外延区域; 以及刻蚀第一非晶半导体区域和第二非晶半导体区域。

8. 发明公开

KR1020160009476A RRAM을 위한 보호 측벽 기술 有权
标题翻译： RRAM的保护性边界技术
公开(公告)号：KR1020160009476A
公开(公告)日：2016-01-26
申请号：KR1020140195617
申请日：2014-12-31
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 당트린하이 , 린싱리엔 , 차이쳉유안 , 차이치아시웅 , 리루리앙
IPC分类号： H01L27/115 , H01L21/285
CPC分类号： H01L45/1253 , H01L45/08 , H01L45/1233 , H01L45/146 , H01L45/16 , H01L27/11507 , H01L21/28531 , H01L2924/1443
摘要： 일부실시예들은저항성랜덤액세스메모리(resistive random access memory; RRAM)에관한것이다. RRAM은 RRAM 하부금속전극, 그 RRAM 하부금속전극위에배치된가변저항유전체층, 및가변저항유전체층위에배치된 RRAM 상부금속전극을포함한다. 캡핑층은상기 RRAM 상부금속전극위에배치된다. 캡핑층의하위표면과 RRAM 상부금속전극의상위표면은계면에서만난다. 보호측벽들은 RRAM 상부금속전극의외부측벽들에인접한다. 보호측벽들은적어도실질적으로계면과정렬되는상위표면들을가지며, 이계면에서 RRAM 상부금속전극의상위표면은캡핑층의하위표면과만난다.
摘要翻译：本发明的一些实施例涉及电阻随机存取存储器（RRAM）。 RRAM包括：RRAM下部金属电极; 布置在RRAM下金属电极上的可变电阻介电层; 以及布置在可变电阻介电层上的RRAM上部金属电极。在RRAM上金属电极上设置覆盖层。覆盖层的下表面在界面上与RRAM上金属电极的上表面相交。保护侧壁与RRAM上部金属电极的外侧壁相邻。保护侧壁至少具有与界面大致对准的上表面，并且RRAM上金属电极的上表面与界面上的覆盖层的下表面相交。

9. 发明公开

KR1020120048818A 측벽콘택을 구비한 반도체장치 제조 방법 无效
标题翻译：用于制造具有侧面接触的半导体器件的方法
公开(公告)号：KR1020120048818A
公开(公告)日：2012-05-16
申请号：KR1020100110194
申请日：2010-11-08
申请人： 에스케이하이닉스 주식회사
发明人： 한정대
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/76208 , H01L21/28531
摘要： PURPOSE: A method for manufacturing a semiconductor device with a side contact is provided to improve a process margin by injecting ion into a masking film after the etch-back process of a sacrificing layer. CONSTITUTION: A body(22) is formed by etching a substrate(21) using a hard mask film pattern(24) as a barrier for etching. The body is separated by a trench(23). A second liner film pattern(27A) is formed in a front portion including a sacrificial layer pattern(26B). The sacrificial layer pattern is recessed by using the second liner film pattern as the barrier for etching. A third liner film(28) is formed on a surface of the sacrificial layer pattern.
摘要翻译：目的：提供一种用于制造具有侧面接触的半导体器件的方法，以通过在牺牲层的回蚀处理之后将离子注入掩模膜中来改善工艺余量。构成：通过使用硬掩模膜图案（24）作为蚀刻的阻挡层蚀刻基板（21）来形成主体（22）。身体被沟槽（23）分开。第二衬里膜图案（27A）形成在包括牺牲层图案（26B）的前部中。通过使用第二衬里膜图案作为蚀刻的阻挡层来凹陷牺牲层图案。在牺牲层图案的表面上形成第三衬里膜（28）。

10. 发明公开

KR1020120004107A 측벽게이트를 구비한 반도체 장치 및 그 제조 방법 无效
标题翻译：具有扇形门的半导体器件及其制造方法
公开(公告)号：KR1020120004107A
公开(公告)日：2012-01-12
申请号：KR1020100064774
申请日：2010-07-06
申请人： 에스케이하이닉스 주식회사
发明人： 정연우 , 이창식
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L21/28531 , H01L21/823468 , H01L21/823864 , H01L29/66348 , H01L29/7813
摘要： PURPOSE: A semiconductor device which includes a sidewall gate and a manufacturing method are provided to arrange a step recess pattern, thereby easily arranging a recess pattern without changing photo lithography equipment. CONSTITUTION: A substrate in which an active region(21A) is defined is prepared. A first recess pattern(23) is arranged by etching the active region. A spacer is arranged in both sidewalls of the first recess pattern. A second recess pattern(25) is arranged by etching the bottom surface of the first recess pattern with the spacer as an etching barrier. A sidewall gate(27A) is respectively arranged in both sidewalls of a step recess pattern including the first recess pattern and second recess pattern.
摘要翻译：目的：提供一种包括侧壁浇口和制造方法的半导体器件以布置阶梯凹槽图案，从而容易地布置凹槽图案而不改变光刻设备。构成：制备其中限定有源区（21A）的衬底。通过蚀刻有源区域来布置第一凹陷图案（23）。间隔件布置在第一凹槽图案的两个侧壁中。通过用间隔物蚀刻第一凹槽图案的底表面作为蚀刻屏障来布置第二凹陷图案（25）。侧壁浇口（27A）分别布置在包括第一凹槽图案和第二凹陷图案的阶梯凹槽图案的两个侧壁中。

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