专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明公开

KR20180005507A 반도체 소자 및 그 제조 방법 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：KR20180005507A
公开(公告)日：2018-01-16
申请号：KR20160085710
申请日：2016-07-06
IPC分类号： H01L27/108 , H01L21/306 , H01L21/308 , H01L21/768 , H01L21/8234
CPC分类号： H01L21/4885 , H01L21/28132 , H01L21/28194 , H01L21/28556 , H01L21/308 , H01L21/67138 , H01L21/764 , H01L21/823475
摘要： 반도체소자의제조방법으로, 기판상에제1 도전패턴및 하드마스크가적층되는복수의도전구조물들을형성한다. 상기도전구조물들의측벽상에, 제1 스페이서, 희생스페이서및 제2 스페이서를포함하는예비스페이서구조물들을형성한다. 상기예비스페이서구조물들사이의적어도일부영역의기판상에패드구조물들을형성하고, 상기패드구조물들사이에는상기희생스페이서의상부를노출하는개구부를형성한다. 상기희생스페이서의상부를노출하면서, 상기패드구조물들의표면을덮는마스크패턴을형성한다. 그리고, 상기희생스페이서를제거하여, 상기제1 스페이서, 에어스페이서및 상기제2 스페이서를포함하는스페이서구조물을형성한다. 상기공정에의하면, 상기희생스페이서를제거하는공정에서패드구조물의표면이노출되지않으므로, 상기도전구조물또는패드구조물의불량이감소될수 있다.
摘要翻译：在制造半导体存储器件的方法中，包括第一导电图案和硬掩模的多个第一导电结构顺序地堆叠在基板上。包括第一间隔物，牺牲间隔物和第二间隔物的多个初步间隔物结构顺序地堆叠在导电结构的侧壁上。多个焊盘结构形成在初始间隔体结构之间的衬底上，并限定暴露牺牲间隔体的上部的开口。形成第一掩模图案以覆盖焊盘结构的表面，并暴露牺牲间隔体的上部。去除牺牲间隔物以形成具有相应空气间隔物的第一间隔物结构，并且第一间隔物结构包括顺序堆叠在导电结构的侧壁上的第一间隔物，空气间隔物和第二间隔物。

2. 发明公开

KR1020170035779A 측벽 이미지 전사 스페이서들의 인시츄 증착을 수행하기 위한 시스템들 및 방법들 审中-实审
标题翻译：用于执行侧壁图像转移间隔物的原位沉积的系统和方法
公开(公告)号：KR1020170035779A
公开(公告)日：2017-03-31
申请号：KR1020160112389
申请日：2016-09-01
申请人： 램 리써치 코포레이션
发明人： 이재호 , 이창우 , 프리들필 , 슈미츠스테판 , 안사리나비드 , 고스마이클 , 선노엘
IPC分类号： H01L21/033 , H01L21/3065 , H01L21/308 , H01L21/28 , H01L21/311
CPC分类号： H01L21/31144 , H01J37/32366 , H01J2237/334 , H01L21/02164 , H01L21/02211 , H01L21/02271 , H01L21/02274 , H01L21/0332 , H01L21/0334 , H01L21/0337 , H01L21/28132 , H01L21/28141 , H01L21/283 , H01L21/3086 , H01L21/31116
摘要： 측벽이미지전사 (SIT: sidewall image transfer) 프로세스를수행하는방법은기판프로세싱챔버내에기판을배치하는단계로서, 기판은기판상에형성된맨드럴층을포함하는, 챔버내에기판을배치하는단계, 및복수의맨드럴들을형성하도록맨드럴층을에칭하는단계를포함한다. 방법은기판프로세싱챔버내에서기판을제거하지않고맨드럴층을에칭하는단계에이어서, 복수의맨드럴들의상부표면들, 복수의맨드럴들의측벽들, 및복수의맨드럴들의측벽들사이의기판의일부분들상에얇은스페이서층이형성되도록얇은스페이서층을증착하는단계, 얇은스페이서층을증착하는단계에이어서, 복수의맨드럴들의측벽들상에형성된얇은스페이서층만이남도록, 복수의맨드럴들의상부표면들및 복수의맨드럴들의측벽들사이의기판의일부분들로부터얇은스페이서층을제거하도록얇은스페이서층을에칭하는단계, 및복수의맨드럴들의상부표면들및 복수의맨드럴들의측벽들사이의기판의일부분들로부터얇은스페이서층을에칭하는단계에이어서, 복수의맨드럴들의측벽들상에형성된얇은스페이서층만이기판상에남도록, 기판으로부터복수의맨드럴들을제거하기위해복수의맨드럴들을에칭하는단계를더 포함한다.
摘要翻译：执行侧壁图像转移（SIT）工艺的方法包括将衬底布置在衬底处理室中，衬底包括形成在衬底上的心轴层，蚀刻心轴层以形成心轴。该基板处理室之间，然后在芯棒reolcheung提到的步骤不除去在所述衬底，所述多个心轴的顶表面的衬底的方法，所述多个心轴的侧壁，和所述多个心轴的侧壁沉积薄间隔层以在所述部分的薄的隔离层，以下沉积薄间隔层，只有一个薄隔离层保持在所述多个心轴，所述多个心轴的顶的侧壁上形成的步骤表面和所述多个所述多个心轴的心轴的称为薄的隔离层，以从所述多个心轴的侧壁之间的基片的部分除去的薄隔离层的工序中，和一顶表面和侧壁之间接着步骤称为从所述衬底的所述部分薄的隔离层，以在基片上只留下层是形成在所述多个心轴，从所述衬底中的多个心轴的侧壁上的薄的间隔物还包括称为多个心轴的步骤中除去。

3. 发明公开

KR1020160075240A 고유전 금속 게이트스택의 에칭 방법 审中-实审
标题翻译：用于蚀刻高K金属栅极堆叠的方法
公开(公告)号：KR1020160075240A
公开(公告)日：2016-06-29
申请号：KR1020140184983
申请日：2014-12-19
申请人： 에스케이하이닉스 주식회사
发明人： 신수범 , 이해정
IPC分类号： H01L21/3065
CPC分类号： H01L21/28132 , H01L21/0206 , H01L21/28088 , H01L21/31116 , H01L21/31122 , H01L21/31144 , H01L21/32136 , H01L21/32137 , H01L21/823857 , H01L27/11534 , H01L29/401 , H01L29/4966 , H01L29/513 , H01L29/517 , H01L21/3065 , H01L21/30655
摘要： 본기술은고유전물질의에칭프로세스중에다른물질들(other materials)에대해높은식각선택비를가질수 있는게이트스택의에칭방법에관한것으로, 본기술에따른게이트스택의에칭방법은, 기판상부의고유전물질층및 상기고유전물질층상의상위층을포함하는게이트스택의에칭방법에있어서, 상위층패턴을형성하기위해, 상기상위층을식각하는제1에칭프로세스수행단계; 상기상위층패턴의측벽에스페이서를형성하는단계; 및상기고유전물질층을식각하기위해메인식각가스의플라즈마및 첨가가스를이용한제2에칭프로세스수행단계를포함하고, 상기제2에칭프로세스는, 상기기판에대한식각선택비를높이기위해상기첨가가스의첨가량을상기주식각가스와동일하게유지하여수행할수 있다.
摘要翻译：本技术涉及一种用于在高电介质材料的蚀刻工艺期间能够实现与其它材料的高蚀刻选择比的栅极堆叠的蚀刻方法。根据本技术，将栅极堆叠的蚀刻方法应用于高电介质材料层上的基板和上层的高电介质材料层，包括：第一蚀刻工序，其进行蚀刻上层以形成上层图案; 在上层图案的侧壁上形成间隔物的步骤; 以及第二蚀刻工艺，其使用主蚀刻气体和附加气体的等离子体蚀刻高电介质材料层的步骤。在第二蚀刻工艺中，可以将附加气体的量保持与主蚀刻气体的量相同，以提高与衬底的蚀刻选择比。

4. 发明公开

KR1020120037747A 반도체 장치의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020120037747A
公开(公告)日：2012-04-20
申请号：KR1020100099393
申请日：2010-10-12
申请人： 삼성전자주식회사
发明人： 김동권 , 박영주 , 염동혁 , 이유정 , 김명철 , 김도형 , 박흥식
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/28132 , H01L21/28114 , H01L29/42376 , H01L29/4966 , H01L29/66545 , H01L29/6656 , H01L29/42312
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to improve the reliability of the semiconductor device by preventing a gate insulation layer pattern from being damaged. CONSTITUTION: A sacrificial gate electrode is formed on a substrate(1). A gate spacer(11) is formed on the substrate near the sacrificial gate electrode. A first recess is formed by simultaneously removing a part of the sacrificial gate electrode and a part of the gate spacer. A second recess is formed by removing the sacrificial gate electrode. A metal gate electrode(43) is formed by depositing metal to fill the first recess and the second recess.
摘要翻译：目的：提供一种用于制造半导体器件的方法，以通过防止栅极绝缘层图案被损坏来提高半导体器件的可靠性。构成：在基板（1）上形成牺牲栅电极。在牺牲栅极附近的基板上形成栅极间隔物（11）。通过同时去除牺牲栅电极的一部分和栅极间隔物的一部分来形成第一凹部。通过去除牺牲栅电极形成第二凹陷。通过沉积金属以填充第一凹部和第二凹部来形成金属栅电极（43）。

5. 发明授权

KR101105508B1 반도체 메모리 소자의 제조 방법 失效
标题翻译：制造半导体存储器件的方法
公开(公告)号：KR101105508B1
公开(公告)日：2012-01-13
申请号：KR1020090134120
申请日：2009-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 안명규
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L21/28273 , H01L21/0337 , H01L21/28132 , H01L27/11521
摘要： 본 발명은 반도체 기판 상에 식각 대상막 및 보조패턴을 형성하는 단계, 보조패턴의 측벽에 스페이서를 형성하는 단계, 보조패턴을 제거하는 단계, 스페이서의 상부 양 단 모서리가 서로 대칭이 되도록 식각 공정을 수행하는 단계, 스페이서를 이용하여 식각 대상막을 패터닝하는 단계를 포함하는 반도체 메모리 소자의 제조 방법으로 이루어진다.
패터닝, 스페이서, 마스크, 플라즈마 스터퍼링, 패턴

6. 发明授权

KR101099956B1 다중-도트 플래쉬 메모리 및 그 제조 방법 有权
标题翻译：多点闪存及其制造方法
公开(公告)号：KR101099956B1
公开(公告)日：2011-12-28
申请号：KR1020100016751
申请日：2010-02-24
申请人： 가부시끼가이샤 도시바
发明人： 이찌까와다까시 , 와따나베히로시 , 가와바따겐지
IPC分类号： H01L27/115 , H01L21/8247 , G11C16/00
CPC分类号： H01L21/28132 , G11C16/0483 , H01L27/11519 , H01L27/11521 , H01L27/11524
摘要： 다중-도트 플래쉬 메모리는 제1 방향으로 배열된 활성 영역들 - 이 활성 영역들은 상기 제1 방향과 교차하는 제2 방향으로 뻗어 있고, 상기 제1 및 제2 방향은 반도체 기판의 표면에 평행함 -, 상기 제1 방향으로 배열된 부유 게이트들 - 이 부유 게이트들은 상기 활성 영역들 상부에 제공됨-, 상기 부유 게이트들 상부에 제공된 워드선 - 이 워드선은 상기 제1 방향으로 뻗어 있음 -, 및 상기 부유 게이트들 사이에 제공된 비트선들 - 이 비트선들은 상기 제2 방향으로 뻗어 있음 - 을 포함한다. 상기 부유 게이트들 각각은 상기 제1 방향으로 2개의 측면 표면을 가지며, 상기 2개의 측면 표면의 형상은 서로 다르며, 상기 제1 방향으로 서로 인접해 있는 부유 게이트들의 마주보는 표면들의 형상은 대칭이다.

7. 发明公开

KR1020110055972A 배선 형성용 마스크 및 이를 이용한 배선 형성방법 无效
标题翻译：线形成掩模和形成使用它的线的方法
公开(公告)号：KR1020110055972A
公开(公告)日：2011-05-26
申请号：KR1020090112620
申请日：2009-11-20
申请人： 에스케이하이닉스 주식회사
发明人： 김시한
IPC分类号： H01L21/027
CPC分类号： H01L21/28123 , G03F7/70433 , H01L21/027 , H01L21/28132 , H01L21/2815
摘要： PURPOSE: A line forming mask and a forming method for line using the same are provided to improve a production yield by using a matrix mask for forming a line to improve the simplification of a process. CONSTITUTION: In a line forming mask and a forming method for line using the same, a body(160) has a size corresponding to a wafer(150). An insulating property mesh pattern(162) is formed on the body into a matrix shape. The body and insulating property mesh pattern are formed with the same material. The body and the insulating property mesh pattern are processed by a laser to form a mask having a reserved wire path. The reserved wire path is penetrated through a part of the body and the insulating property mesh pattern.
摘要翻译：目的：提供线形成掩模和使用该线形成掩模的成形方法，以通过使用用于形成线的矩阵掩模以提高工艺的简化来提高产量。构成：在线形成掩模和使用其的线的形成方法中，主体（160）具有对应于晶片（150）的尺寸。绝缘性网格图案（162）在主体上形成为矩阵形状。身体和绝缘性质网格图案用相同的材料形成。通过激光对主体和绝缘性网格图案进行处理，形成具有保留线路的掩模。保留的线路穿透身体的一部分和绝缘性网格图案。

8. 发明公开

KR1020090066942A 반도체소자의 텅스텐 폴리게이트 형성방법 无效
标题翻译：在半导体器件中制造钨极聚合物的方法
公开(公告)号：KR1020090066942A
公开(公告)日：2009-06-24
申请号：KR1020070134687
申请日：2007-12-20
申请人： 에스케이하이닉스 주식회사
发明人： 김태균 , 지연혁
IPC分类号： H01L29/78
CPC分类号： H01L29/4941 , H01L21/02236 , H01L21/28132 , H01L21/3213 , H01L29/4236 , H01L29/66621
摘要： A method for forming a tungsten poly gate of a semiconductor device is provided to improve a speed of a DRAM by reducing a delay of a ring oscillator. An insulating layer and a conductive layer are formed on an upper surface of a substrate(100). The conductive layer is formed with a polysilicon layer. A multi-metal barrier layer including a polysilicon layer, a tungsten silicide layer, and a tungsten layer is formed on an upper surface of the conductive layer. A metal layer is formed on an upper surface of the multi-metal barrier layer. A gate electrode is formed by etching selectively the metal layer, the metal barrier layer, the conductive layer, and the insulating layer.
摘要翻译：提供一种用于形成半导体器件的钨多晶硅栅极的方法，通过减少环形振荡器的延迟来提高DRAM的速度。在基板（100）的上表面上形成绝缘层和导电层。导电层由多晶硅层形成。在导电层的上表面上形成包括多晶硅层，硅化钨层和钨层的多金属阻挡层。金属层形成在多金属阻挡层的上表面上。通过选择性地蚀刻金属层，金属阻挡层，导电层和绝缘层来形成栅电极。

9. 发明公开

KR1020090016858A 반도체 소자 제조 방법 无效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020090016858A
公开(公告)日：2009-02-18
申请号：KR1020070081141
申请日：2007-08-13
申请人： 에스케이하이닉스 주식회사
发明人： 유재선 , 이해정
IPC分类号： H01L29/78
CPC分类号： H01L29/4925 , H01L21/28132 , H01L21/28141 , H01L21/28247 , H01L21/32136 , H01L29/4941
摘要： A semiconductor device fabricating method is provided to prevent loss of a gate hard mask film pattern by forming a passivation film pattern. A gate insulating film(32), a gate conducting film, a gate metal film and a gate hard mask film are successively formed on a substrate(31). An amorphous carbon film and a silicon oxynitride film are successively formed on the gate hard mask film. A photoresist pattern is molded on the silicon oxynitride film. The silicon oxynitride film and the amorphous carbon film are etched. The gate hard mask film is etched and a gate hard mask film pattern(35A) is formed. The photoresist pattern, the silicon oxynitride film and the amorphous carbon film are removed. The passivation film is formed on the substrate including a gate hard mask film pattern. The passivation film pattern is formed in the top and side of the gate hard mask film pattern by etching the passivation film. A part of the gate conducting film and the gate metal film is etched by using the passivation film pattern as an etching barrier. A cleaning process and a passivation film pattern removal process are performed. The capping film is formed in the front of the substrate. The gate conducting film pattern(33A) and is etched and a gate pattern is formed.
摘要翻译：提供半导体器件制造方法，以通过形成钝化膜图案来防止栅极硬掩模膜图案的损失。在衬底（31）上依次形成栅极绝缘膜（32），栅极导电膜，栅极金属膜和栅极硬掩模膜。在栅极硬掩模膜上依次形成无定形碳膜和氧氮化硅膜。在氮氧化硅膜上模制光致抗蚀剂图案。氧氮化硅膜和无定形碳膜被蚀刻。蚀刻栅极硬掩模膜并形成栅极硬掩模膜图案（35A）。去除光刻胶图案，氧氮化硅膜和无定形碳膜。在包括栅极硬掩模膜图案的基板上形成钝化膜。通过蚀刻钝化膜，在栅极硬掩模膜图案的顶部和侧面形成钝化膜图案。通过使用钝化膜图案作为蚀刻阻挡层来蚀刻栅极导电膜和栅极金属膜的一部分。执行清洁处理和钝化膜图案去除处理。封盖膜形成在基板的前面。栅极导电膜图案（33A）被蚀刻并形成栅极图案。

10. 发明公开

KR1020090002488A 반도체 소자의 트랜지스터 제조방법 无效
标题翻译：半导体器件制造晶体管的方法
公开(公告)号：KR1020090002488A
公开(公告)日：2009-01-09
申请号：KR1020070065850
申请日：2007-06-29
申请人： 에스케이하이닉스 주식회사
发明人： 김태균
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/66621 , H01L21/28132 , H01L29/1037 , H01L29/4238
摘要： A manufacturing method for a transistor of a semiconductor device is provided to reduce gate resistance by using an etch stopping layer and reducing the overall height of a gate stack. A trench isolation flim(205) defining an active area is formed on a semiconductor substrate(200). A screen oxide flim is formed on the active area surface of the semiconductor substrate. A first hard mask film and a second hard mask film are deposited on the semiconductor substrate. The second hard mask film pattern is progressed with an etching process as a mask and a recessed trench(215) is formed within the semiconductor substrate. A gate insulating layer overlapping with the recess trench is formed on the semiconductor substrate. A first conductive film is deposited on the gate insulating layer. A etch stopping layer is deposited on the first conductive film. A second conductive film is deposited on the etch stopping layer. A barrier metal film and a metal layer are deposited on the second conductive film. A hard mask film is formed on the metal layer. A photoresist layer pattern is formed on the hard mask film.
摘要翻译：提供半导体器件的晶体管的制造方法，以通过使用蚀刻停止层并降低栅极叠层的整体高度来降低栅极电阻。在半导体衬底（200）上形成限定有源区的沟槽隔离片（205）。在半导体基板的有源区域表面上形成屏幕氧化膜。第一硬掩模膜和第二硬掩模膜沉积在半导体衬底上。利用蚀刻工艺作为掩模进行第二硬掩模膜图案，并且在半导体衬底内形成凹槽（215）。在半导体衬底上形成与凹槽重叠的栅极绝缘层。第一导电膜沉积在栅极绝缘层上。蚀刻停止层沉积在第一导电膜上。第二导电膜沉积在蚀刻停止层上。阻挡金属膜和金属层沉积在第二导电膜上。在金属层上形成硬掩模膜。在硬掩模膜上形成光致抗蚀剂图案。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式