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1. 发明授权

KR101831037B1 반도체 디바이스 구조체를 형성하기 위한 방법 有权
公开(公告)号：KR101831037B1
公开(公告)日：2018-02-21
申请号：KR1020150190713
申请日：2015-12-31
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아오겡잉 , 쳉충빈 , 첸포젠 , 첸이훙 , 첸이지에
IPC分类号： H01L21/033 , H01L21/3065 , H01L21/02 , H01L21/027
CPC分类号： H01L21/3065 , H01L21/0276 , H01L21/0337 , H01L21/28035 , H01L21/28123 , H01L21/3081 , H01L21/3085 , H01L21/31127 , H01L21/31138 , H01L21/31144 , H01L21/32137 , H01L21/32139 , H01L29/66568 , H01L29/66575 , H01L29/78
摘要： 반도체디바이스구조체를형성하기위한방법이제공된다. 반도체디바이스구조체는기판위에막을형성하는단계를포함한다. 반도체디바이스구조체는막 위에제1 마스크층을형성하는단계를포함한다. 반도체디바이스구조체는제1 마스크층 위에제2 마스크층을형성하는단계를포함한다. 제2 마스크층은제1 마스크층의제1 부분을노출시킨다. 반도체디바이스구조체는, 제1 마스크층의제1 부분을제거하며그리고제2 마스크층의제1 측벽위에보호층을형성하기위하여플라즈마에칭및 성막프로세스를수행하는것을포함한다. 제1 마스크층은, 플라즈마에칭및 성막프로세스이후에막의제2 부분을노출시킨다. 반도체디바이스구조체는에칭마스크로서제1 마스크층 및제2 마스크층을이용하여제2 부분을제거하는단계를포함한다.

2. 发明授权

KR101820226B1 핀 전계 효과 트랜지스터(FINFET) 디바이스 구조물 및 이의 형성 방법 有权
公开(公告)号：KR101820226B1
公开(公告)日：2018-01-18
申请号：KR1020160017205
申请日：2016-02-15
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 첸창인 , 영보펑 , 창차이웨이 , 첸이젠
IPC分类号： H01L29/66 , H01L29/78 , H01L21/8234 , H01L29/417
CPC分类号： H01L21/823437 , H01L21/32137 , H01L21/762 , H01L21/823431 , H01L21/823462 , H01L27/0886 , H01L29/42376 , H01L29/66545 , H01L29/6681 , H01L29/785
摘要： FinFET 디바이스구조물및 이의형성방법이제공된다. FinFET 디바이스구조물은기판위에형성된핀 구조물, 및핀 구조물위를횡단하는게이트구조물을포함한다. 게이트구조물은핀 구조물위의상위부분, 및핀 구조물아래의하위부분을포함하는게이트전극층을포함하고, 가상인터페이스가상위부분과하위부분사이에형성되며, 하위부분은가상인터페이스에서부터하위부분의하단표면으로점점가늘어지는테이퍼형폭을갖는다.

3. 发明公开

KR1020170103524A 반도체 메모리 장치 및 그 제조 방법 审中-实审
标题翻译：半导体存储器件及其制造方法
公开(公告)号：KR1020170103524A
公开(公告)日：2017-09-13
申请号：KR1020160026543
申请日：2016-03-04
申请人： 에스케이하이닉스 주식회사
发明人： 이남재
IPC分类号： H01L27/115 , H01L21/324 , H01L21/3065
CPC分类号： H01L27/11582 , H01L21/3065 , H01L21/31116 , H01L21/32137 , H01L21/324 , H01L21/768 , H01L27/11568
摘要： 본기술은반도체메모리장치및 이의제조방법에관한것으로, 반도체메모리장치는반도체기판상에순차적으로적층되어형성된하부막및 식각촉매막과, 상기식각촉매막상에교대로적층된다수의층간절연막및 다수의도전패턴들, 및상기다수의층간절연막, 상기다수의도전패턴들, 및상기식각촉매막을관통하는채널플러그를포함하며, 상기채널플러그는하부측벽의기울기와상부측벽의기울기는서로상이하다.
摘要翻译：本发明涉及一种半导体存储器件及其制造方法，其中半导体存储器件包括依次形成在半导体衬底上的下部膜和蚀刻催化剂膜，以及多个层间绝缘膜和多个并且通道插塞穿过多个层间绝缘膜，多个导电图案和蚀刻催化剂膜，其中下侧壁的倾斜和上侧壁的倾斜彼此不同。

4. 发明公开

KR1020170101251A 플라스마 처리 방법 및 플라스마 처리 장치 审中-实审
标题翻译：等离子处理方法和等离子处理设备
公开(公告)号：KR1020170101251A
公开(公告)日：2017-09-05
申请号：KR1020177020322
申请日：2016-11-02
申请人： 가부시키가이샤 히다치 하이테크놀로지즈
发明人： 다나카준야 , 오노데츠오
IPC分类号： H01L21/3065 , H01L21/67 , H05H1/46 , H01J37/32
CPC分类号： H01L21/3065 , H01J37/32146 , H01J37/32165 , H01J37/32449 , H01J37/32706 , H01J37/32715 , H01J2237/334 , H01L21/31116 , H01L21/32137 , H01L21/67069
摘要： 에칭처리되는기판의면내균일성을얻기위해, 기판에의이온의입사의제어성을보다향상시킨다. 플라스마처리장치에있어서, 플라스마의생성과기판에의이온의입사에너지제어를독립적으로행하며, 플라스마를연속방전또는펄스방전에의해생성하고, 플라스마가생성되어있을때에시료대에적어도 2개의서로다른주파수의바이어스전력을전환하여교호로반복인가한다.
摘要翻译：基板上的离子入射的可控性进一步提高，以获得待蚀刻的基板的面内均匀性。在该等离子体处理装置中，使等离子体产生的离子的入射能量的控制和独立的基板，以及由连续放电或脉冲放电产生的等离子体，等离子体中产生至少两个不同的频率，以所述样品，用于当并交替重复偏置功率的应用。

5. 发明授权

KR101758932B1 화학적 기상 증착을 이용한 패시베이션을 갖는 실리콘 에칭 有权
标题翻译：使用化学气相沉积钝化的硅蚀刻
公开(公告)号：KR101758932B1
公开(公告)日：2017-07-18
申请号：KR1020117009276
申请日：2009-10-09
申请人： 램 리써치 코포레이션
发明人： 위니첵야로슬라프더블유 , 체비로버트피
IPC分类号： H01L21/3065 , H01L21/205
CPC分类号： H01L21/3065 , H01J37/32082 , H01L21/32137
摘要： 에칭챔버를사용하여실리콘층 위에형성된패터닝된마스크를통해실리콘층이에칭된다. 플루오르 (F) 함유에칭가스및 실리콘 (Si) 함유화학적기상증착가스가에칭챔버내에제공된다. 플루오르 (F) 함유에칭가스가이용되어실리콘층 내로피처들을에칭하고, 실리콘 (Si) 함유화학적기상증착가스가이용되어피처들의측벽들상에실리콘함유증착층을형성한다. 에칭가스및 화학적기상증착가스로부터플라즈마가생성되고, 바이어스전압이제공된다. 이플라즈마를이용하여실리콘층 내로피처들이에칭되고, 에칭되는피처들의측벽들상에실리콘함유패시베이션층이증착된다. 패시베이션층은주로화학적기상증착가스로부터나온다. 에칭가스및 화학적기상증착가스가그 후정지된다.
摘要翻译：使用蚀刻室将硅层蚀刻穿过形成在硅层上方的图案化掩模。在蚀刻室中提供包含氟（F）的蚀刻气体和包含硅（Si）的化学气相沉积气体。使用包含氟（F）的蚀刻气体将特征蚀刻到硅层中，并且使用含硅（Si）的化学气相沉积气体在特征的侧壁上形成含硅沉积层。从蚀刻气体和化学气相沉积气体产生等离子体，并提供偏置电压。使用等离子体将特征刻蚀到硅层中，并且在要刻蚀的特征的侧壁上沉积含硅钝化层。钝化层主要来自化学气相沉积气体。然后停止蚀刻气体和化学气相沉积气体。

6. 发明授权

KR101750002B1 플라즈마 처리 장치 및 플라즈마 처리 방법 有权
公开(公告)号：KR101750002B1
公开(公告)日：2017-06-22
申请号：KR1020150122020
申请日：2015-08-28
申请人： 가부시키가이샤 히다치 하이테크놀로지즈
发明人： 다마리나나코 , 모리모토미치카즈 , 야스이나오키
IPC分类号： H01L21/3065 , H05H1/46
CPC分类号： H01L21/30655 , H01J37/32146 , H01J37/32568 , H01J37/32715 , H01J37/32935 , H01J37/32963 , H01L21/32137 , H01L21/67253
摘要： 시료의처리의균일성및 수율을향상시킨플라즈마처리장치및 플라즈마처리방법을제공한다. 진공용기내부의처리실내에배치된시료대와, 당해시료대의내측에서중심측의부분과그 외주측 부분에배치되어고주파전력이공급되는전극을구비하고, 상기시료대상면에재치한웨이퍼를당해처리실내에형성한플라즈마를이용하여처리하는플라즈마처리장치에있어서, 상기중심측의전극및 외주측의전극의각각에공급되는고주파전력은각각의진폭이소정의주기로대소를반복하는것이며, 상기고주파전력각각의진폭이큰 기간의길이또는당해기간의길이와그 주기에대한비율을다른값으로조절하는제어장치를구비했다.

7. 发明公开

KR1020170066197A 드라이 에칭 방법 审中-实审
标题翻译：干法蚀刻法
公开(公告)号：KR1020170066197A
公开(公告)日：2017-06-14
申请号：KR1020160098401
申请日：2016-08-02
申请人： 가부시키가이샤 히다치 하이테크놀로지즈
发明人： 구와하라겐이치 , 에노키다슈지
IPC分类号： H01L21/3065 , H01L21/3213 , H01L21/02 , H01L21/311 , H01L29/66
CPC分类号： H01L21/3065 , H01L21/308 , H01L21/31105 , H01L21/31116 , H01L21/32132 , H01L21/32137 , H01L29/785
摘要： 본발명은, 마스크선택비를유지하면서수직형상으로플라스마에칭하는드라이에칭방법을제공하는것을과제로한다. 이러한과제를해결하기위한수단으로서, 본발명은, 마스크선택비를유지하면서수직형상으로플라스마에칭하는드라이에칭방법에있어서, 반응성가스를이용해서피에칭막을에칭함에의해상기피에칭막의에칭형상이트레일링형상으로되는제1 공정과, 상기제1 공정후, 스퍼터에칭에의해상기트레일링형상을수직형상으로하는제2 공정을갖는것을특징으로한다.
摘要翻译：发明内容本发明克服了提供垂直形状的等离子体同时保持掩模选择性的干蚀刻方法的问题。作为解决该问题的手段，本发明提供了干式蚀刻的方法，并提到的等离子体在称为的垂直形状保持掩模的选择性，使用反应性气体步道防泼水蚀刻膜的蚀刻形状蚀刻膜的Surfynol 以及第二步骤，在第一步骤之后通过溅射蚀刻将尾部形状形成为垂直形状。

8. 发明授权

KR101727433B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101727433B1
公开(公告)日：2017-04-14
申请号：KR1020160076775
申请日：2016-06-20
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 창차이웨이 , 우포치 , 창체쳉
IPC分类号： H01L29/78 , H01L21/8234 , H01L29/66
CPC分类号： H01L27/0886 , H01L21/02068 , H01L21/32134 , H01L21/32137 , H01L21/32138 , H01L21/823456 , H01L29/0649 , H01L29/4232 , H01L29/785
摘要： 일부실시예에따라, 전도성물질이제1 복수의핀들과제2 복수의핀들위에서부터제거되고, 제1 복수의핀들은짧은게이트길이영역내에배치되고, 제2 복수의핀들은긴 게이트길이영역내에배치된다. 저압이고고 유속인적어도하나의에천트를이용해서건식에칭을초기에수행함으로써제거가수행되며, 이제거는전도성물질로하여금제1 복수의핀들위에서보다제2 복수의핀들위에서더 큰두께를갖게한다. 따라서, 전도성물질의잔류물을제거하도록습식에칭이활용될때, 제2 복수의핀들과전도성물질사이의유전물질이손상되지않는다.
摘要翻译：根据一些实施例，现在将导电材料从多个引脚2上移除多个引脚，第一多个引脚设置在较短的栅极长度区域内，并且第二多个引脚设置在较长的栅极长度区域内。通过首先使用至少一种具有低压和高流速的蚀刻剂执行干法蚀刻来执行去除，使得导电材料被允许在第二多个引脚上方比在第一多个引脚上方具有更大的厚度。因此，当利用湿法蚀刻去除导电材料的残留物时，第二多个鳍片与导电材料之间的介电材料不会被损坏。

9. 发明授权

KR101703777B1 드라이 에칭 방법 有权
标题翻译：干蚀刻方法
公开(公告)号：KR101703777B1
公开(公告)日：2017-02-07
申请号：KR1020147006924
申请日：2012-08-08
申请人： 샌트랄 글래스 컴퍼니 리미티드
发明人： 우메자키도모노리 , 모리이사무
IPC分类号： H01L21/3065
CPC分类号： H01L21/306 , H01L21/32137 , H01L27/11556 , H01L27/11582
摘要： 본발명의드라이에칭방법은, 기판상에형성되어있는, 실리콘층과절연층이적층되어있는층 형상구조를가지는적층막에있어서, 기판면에수직방향으로형성되어있는구멍또는홈의내측면에나타나있는실리콘층에대해, 에칭가스를이용하여에칭할때, 에칭가스로서, ClF, BrF, BrF, IF, IF로부터선택되는적어도 1종류의가스와 F를함유하는가스를이용하는것을특징으로한다. 이것에의해, 실리콘층의드라이에칭깊이의불균일화를억제할수 있다.
摘要翻译：根据本发明，提供了一种用于层压膜的干蚀刻方法，该层压膜形成在基板上，并且具有层叠结构，其中硅层和绝缘层与限定在其中的孔或凹槽的方向层叠在一起垂直于衬底的表面的干蚀刻方法包括用蚀刻气体蚀刻出现在孔或凹槽的内表面上的部分硅层，其特征在于蚀刻气体包括：至少一种气体选自ClF 3，BrF 5，BrF 3，IF 7和IF 5; 和F 2。通过这种干蚀刻方法可以防止硅层之间的蚀刻深度不均匀。

10. 发明公开

KR1020160137318A 반도체 디바이스 구조체 및 반도체 디바이스 구조체의 형성 방법 有权
标题翻译：半导体器件结构的结构与形成方法
公开(公告)号：KR1020160137318A
公开(公告)日：2016-11-30
申请号：KR1020150143901
申请日：2015-10-15
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 창처청 , 린치이한
IPC分类号： H01L29/78 , H01L29/66 , H01L29/423
CPC分类号： H01L29/7856 , H01L21/32133 , H01L21/32137 , H01L29/42376 , H01L29/4916 , H01L29/4958 , H01L29/4966 , H01L29/66545 , H01L29/66795 , H01L29/7848
摘要： 반도체디바이스구조체의구조및 형성방법이제공된다. 반도체디바이스구조체는반도체기판위에핀 구조체를포함한다. 반도체디바이스구조체는핀 구조체의일부를피복하는게이트스택을또한포함한다. 게이트스택은핀 구조체에인접한제2 부분및 제1 부분을포함하고, 제1 부분은제2 부분보다폭이더 넓다.
摘要翻译：提供半导体器件结构的结构和形成方法。半导体器件结构包括在半导体衬底上的鳍结构。半导体器件结构还包括覆盖鳍结构的一部分的栅极堆叠。栅堆叠包括与鳍结构相邻的第一部分和第二部分，并且第一部分比第二部分宽。

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