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1. 发明公开

KR1020180018642A 반도체 디바이스 및 이의 제조 방법 审中-实审
公开(公告)号：KR1020180018642A
公开(公告)日：2018-02-21
申请号：KR1020180016788
申请日：2018-02-12
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 시에치헝
IPC分类号： H01L29/78 , H01L29/417 , H01L29/66 , H01L29/06
CPC分类号： H01L21/28123 , H01L21/32133 , H01L21/32139 , H01L21/823431 , H01L21/823437 , H01L21/823481 , H01L27/0886 , H01L29/0653 , H01L29/4238 , H01L29/66545 , H01L29/785 , H01L29/7831 , H01L29/0649 , H01L29/41791 , H01L29/66795 , H01L29/7846 , H01L29/7855 , H01L2924/13067
摘要： 반도체디바이스는, 각각제1 및제2 채널영역을포함하는제1 및제2 FET을포함한다. 제1 및제2 FET은각각제1 및제2 게이트구조물을포함한다. 제1 및제2 게이트구조물은, 제1 및제2 채널영역위에형성된제1 및제2 게이트유전체층, 및제1 및제2 게이트유전체층 위에형성된제1 및제2 게이트유전체층을포함한다. 제1 및제2 게이트구조물은제1 방향을따라정렬된다. 제1 게이트구조물및 제2 게이트구조물은절연재료로제조된분리플러그에의해분리된다. 제1 게이트전극층은분리플러그의측벽과접촉한다.

2. 发明公开

KR1020170082179A 전계 효과 트랜지스터를 포함하는 반도체 소자 审中-实审
标题翻译：一种包括场效应晶体管的半导体器件
公开(公告)号：KR1020170082179A
公开(公告)日：2017-07-14
申请号：KR1020160001001
申请日：2016-01-05
申请人： 삼성전자주식회사
发明人： 이재규
IPC分类号： H01L29/772 , H01L29/78 , H01L29/423 , H01L29/66
CPC分类号： H01L29/0649 , H01L21/28123 , H01L21/82345 , H01L27/088 , H01L27/0883 , H01L27/092 , H01L29/42364 , H01L29/66575
摘要： 반도체소자는, 기판상에제공되어활성영역을정의하는소자분리막, 상기활성영역상에제공되고상기기판의상면에평행한제1 방향으로연장되는제1 게이트전극, 상기소자분리막상에제공되고상기제1 게이트전극으로부터상기제1 방향으로이격되는제2 게이트전극, 상기제1 게이트전극및 상기제2 게이트전극사이의게이트스페이서, 및상기제1 게이트전극의양 측의상기활성영역내에제공되는소스/드레인영역들을포함한다. 상기소스/드레인영역들은상기기판의상면에평행하고상기제1 방향에교차하는제2 방향으로서로이격된다. 상기제1 게이트전극은평면적관점에서, 상기활성영역과상기소자분리막의경계와중첩하지않는다.
摘要翻译： 1.一种半导体器件，包括：器件隔离膜，设置在衬底上并且限定有源区;第一栅电极，设置在所述有源区上并沿平行于所述衬底的上表面的第一方向延伸; 在第一方向上与第一栅电极隔开的第二栅电极，在第一栅电极和第二栅电极之间的栅极间隔物以及在第一栅电极的任一侧上的有源区中提供的源极， /排水区域。源极/漏极区域平行于衬底的上表面并且在与第一方向交叉的第二方向上彼此间隔开。在平面图中，第一栅电极不与有源区和器件隔离膜之间的边界重叠。

3. 发明授权

KR101732936B1 반도체 소자의 미세 패턴 형성 방법 有权
公开(公告)号：KR101732936B1
公开(公告)日：2017-05-08
申请号：KR1020110012955
申请日：2011-02-14
申请人： 삼성전자주식회사
发明人： 하현지
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： H01L21/3088 , H01L21/0337 , H01L21/0338 , H01L21/28123 , H01L21/30604 , H01L21/3081 , H01L21/3085 , H01L21/3086 , H01L21/32139 , H01L27/11524 , H01L27/11529
摘要： 반도체소자의미세패턴형성방법이제공된다. 반도체소자의미세패턴형성방법은제 1 영역및 제 2 영역을포함하는하부막상에하부마스크층을형성하는것, 하부마스크층상에상부마스크패턴들을형성하되, 상부마스크패턴들간의간격이제 1 영역에서보다제 2 영역에서큰 것, 상부마스크패턴들의양 측벽들에스페이서들을형성하는것, 인접하는스페이서들사이를채우는갭필패턴들을형성하되, 갭필패턴들의폭이제 1 영역에서보다제 2 영역에서큰 것, 제 2 영역상에서적어도하나의갭필패턴을노출시키는트리밍마스크패턴을형성하는것, 트리밍마스크패턴에노출된갭필패턴과, 이에인접한한 쌍의상부마스크패턴들을제거하는트리밍공정을수행하는것, 트리밍마스크패턴및 스페이서들을제거하고, 하부마스크층상에잔류하는상부마스크패턴들과갭필패턴들을식각마스크로이용하여, 하부마스크층을패터닝함으로써제 1 영역과제 2 영역에서서로다른폭을갖는하부마스크패턴들을형성하는것, 및하부마스크패턴들을이용하여하부막을패터닝함으로써폭이서로다른협폭패턴들과광폭패턴들을동시에형성하는것을포함한다.

4. 发明公开

KR1020170021967A 반도체 장치 제조 방법 审中-实审
标题翻译：形成半导体器件的方法
公开(公告)号：KR1020170021967A
公开(公告)日：2017-03-02
申请号：KR1020150116232
申请日：2015-08-18
申请人： 삼성전자주식회사
发明人： 강경룡 , 김영목 , 오호대 , 엄경은
IPC分类号： H01L27/115 , H01L21/8234 , H01L29/423 , H01L29/66 , H01L21/3105
CPC分类号： H01L21/76877 , H01L21/28123 , H01L21/31111 , H01L21/31144 , H01L21/823462 , H01L21/823481 , H01L29/42368 , H01L29/4933 , H01L29/513 , H01L29/517 , H01L29/7833
摘要： 본발명의실시예에따른반도체장치제조방법은, 기판에활성영역을정의하는소자분리막을형성하는것, 상기활성영역의적어도일부를덮는게이트절연막을형성하는것, 상기게이트절연막상에게이트전극을형성하는것, 상기게이트전극상에층간절연막을형성하는것을포함하되, 상기게이트절연막은상기활성영역과중첩되는상기게이트절연막의제 1 부분, 상기소자분리막과중첩되는상기게이트절연막의제 2 부분을포함하되, 상기게이트절연막을형성하는것은, 상기게이트절연막의상기제 2 부분의적어도일부를리세스하여상기게이트절연막영역의두께를박막화하는것을포함한다.
摘要翻译：一种制造半导体器件的方法包括在衬底中形成器件隔离层以限定有源区，形成覆盖有源区的至少一部分的栅极绝缘层，在栅极绝缘层上形成栅电极，栅电极上的层间绝缘层。栅极绝缘层包括与有源区重叠的第一部分和与器件隔离层重叠的第二部分。栅极绝缘层的形成包括蚀刻栅极绝缘层的第二部分的至少一部分，以使栅极绝缘层的第二部分的一部分变薄。

5. 发明授权

KR101685886B1 자가 정렬된 콘택을 포함하는 반도체 디바이스 有权
标题翻译：自对准联系人
公开(公告)号：KR101685886B1
公开(公告)日：2016-12-12
申请号：KR1020167003449
申请日：2010-12-07
申请人： 인텔 코포레이션
发明人： 보마크티 , 가니타히르 , 라할-오라비나디아엠 , 조시수바시 , 슈타이거왈드조셉엠 , 클라우스제이슨더블유 , 황잭 , 맥키윅즈라이언
IPC分类号： H01L23/522 , H01L21/768 , H01L23/528 , H01L29/08 , H01L29/423 , H01L29/49 , H01L29/51 , H01L29/66
CPC分类号： H01L21/76897 , H01L21/28123 , H01L21/28229 , H01L21/28255 , H01L21/283 , H01L21/28562 , H01L21/31105 , H01L21/76802 , H01L21/76831 , H01L21/76849 , H01L21/76877 , H01L23/5226 , H01L23/528 , H01L23/535 , H01L29/0847 , H01L29/16 , H01L29/42364 , H01L29/456 , H01L29/495 , H01L29/4966 , H01L29/512 , H01L29/517 , H01L29/518 , H01L29/66477 , H01L29/665 , H01L29/66545 , H01L29/6656 , H01L29/78 , H01L29/785 , H01L2029/7858 , H01L2924/0002 , H01L2924/00
摘要： 트랜지스터는기판, 기판상의스페이서의쌍, 기판상 및스페이서의쌍 사이의유전체층, 게이트유전체층상 및스페이서의쌍 사이의게이트전극층, 게이트전극층상 및스페이서의쌍 사이의절연캡층과, 스페이서의쌍에인접한확산영역의쌍을포함한다. 절연캡층은에칭중단구조를형성하고이는게이트에대해자가정렬되고콘택에칭이게이트전극을노출시키는것으로부터방지하며, 이렇게함으로써게이트와콘택사이의단락을방지한다. 절연캡층은자가정렬된콘택이, 더넓은콘택의초기패터닝을허용하는것을가능하게하고이는패터닝제한에대해더 강건하다.
摘要翻译：晶体管包括衬底，衬底上的一对间隔物，衬底上的栅介质层和一对间隔物之间，栅极电介质层上的栅电极层和一对衬垫之间的绝缘帽层栅极电极层和一对间隔物之间，以及与该对间隔物相邻的一对扩散区域。绝缘盖层形成了与栅极自对准的防蚀结构，并防止接触蚀刻暴露栅电极，从而防止栅极和接触之间的短路。绝缘体盖层能够进行自对准触点，允许对图案化限制更坚固的较宽触点的初始图案化。

6. 发明公开

KR1020160138584A 반도체 장치 有权
公开(公告)号：KR1020160138584A
公开(公告)日：2016-12-05
申请号：KR1020167032674
申请日：2010-12-07
申请人： 인텔 코포레이션
发明人： 보마크티 , 가니타히르 , 라할-오라비나디아엠 , 조시수바시 , 슈타이거왈드조셉엠 , 클라우스제이슨더블유 , 황잭 , 맥키윅즈라이언
IPC分类号： H01L23/522 , H01L21/768 , H01L23/528 , H01L29/08 , H01L29/423 , H01L29/49 , H01L29/51 , H01L29/66 , H01L21/8234 , H01L29/78 , H01L21/28
CPC分类号： H01L21/76897 , H01L21/28123 , H01L21/28229 , H01L21/28255 , H01L21/283 , H01L21/28562 , H01L21/31105 , H01L21/76802 , H01L21/76831 , H01L21/76849 , H01L21/76877 , H01L23/5226 , H01L23/528 , H01L23/535 , H01L29/0847 , H01L29/16 , H01L29/42364 , H01L29/456 , H01L29/495 , H01L29/4966 , H01L29/512 , H01L29/517 , H01L29/518 , H01L29/66477 , H01L29/665 , H01L29/66545 , H01L29/6656 , H01L29/78 , H01L29/785 , H01L2029/7858 , H01L2924/0002 , H01L2924/00
摘要： 트랜지스터는기판, 기판상의스페이서의쌍, 기판상 및스페이서의쌍 사이의유전체층, 게이트유전체층상 및스페이서의쌍 사이의게이트전극층, 게이트전극층상 및스페이서의쌍 사이의절연캡층과, 스페이서의쌍에인접한확산영역의쌍을포함한다. 절연캡층은에칭중단구조를형성하고이는게이트에대해자가정렬되고콘택에칭이게이트전극을노출시키는것으로부터방지하며, 이렇게함으로써게이트와콘택사이의단락을방지한다. 절연캡층은자가정렬된콘택이, 더넓은콘택의초기패터닝을허용하는것을가능하게하고이는패터닝제한에대해더 강건하다.

7. 发明公开

KR1020160138318A 임계치 이하 패턴 피쳐들을 달성하기 위한 컷 마스크 리소그래피와 종래의 리소그래피의 조합 审中-实审
标题翻译：切割掩模光刻和常规光刻的组合以实现亚阈值图案特征
公开(公告)号：KR1020160138318A
公开(公告)日：2016-12-02
申请号：KR1020167032598
申请日：2014-04-11
申请人： 퀄컴 인코포레이티드
发明人： 추,존제이. , 왕,총제 , 양,다
IPC分类号： H01L21/28 , H01L21/469 , H01L21/283 , H01L21/768 , H01L23/00 , H01L21/31 , H01L23/50 , G03F7/20
CPC分类号： H01L21/76894 , G03F7/7045 , G03F7/70466 , H01L21/28123 , H01L21/283 , H01L21/31 , H01L21/469 , H01L21/76892 , H01L21/76895 , H01L23/50 , H01L24/27 , H01L24/31 , H01L2924/0002 , H01L2924/12042 , H01L2924/00
摘要： 반도체칩 상에피쳐들이제작된다. 피쳐들은칩을생성하는데이용되는리소그래피의임계치보다더 작다. 방법은, 라인팁-팁공간또는라인공간과같은미리결정된거리만큼분리될 (로컬인터커넥트와같은) 피쳐의제 1 부분및 피쳐의제 2 부분을패터닝하는단계를포함한다. 방법은제 1 하위-부분(예를들어, 콘택) 및제 2 하위-부분을형성하기위해컷 마스크로제 1 부분을패터닝하는단계를더 포함한다. 제 1 하위-부분의치수는, 특정된폭 해상도를갖는리소그래픽프로세스의라인길이해상도일수 있는제 2 미리결정된거리의치수미만이다. 반도체디바이스의피쳐는제 1 부분및 제 1 부분의리소그래픽해상도미만의치수를갖는제 2 부분을포함한다.
摘要翻译：特性被制造在半导体芯片上。这些特征小于用于制造芯片的光刻阈值。该方法包括将特征的第一部分（诸如局部互连）和特征的第二部分图案化为要分开预定距离，诸如线尖端空间或线空间。该方法进一步包括图案化切割掩模部分以形成第一子部分（例如触点）和第二子部分。第一子部分的尺寸小于第二预定距离的尺寸，该第二预定距离可以是具有指定宽度分辨率的光刻工艺的线长分辨率。半导体器件的特征包括具有小于第一部分的光刻分辨率的尺寸的第一部分和第二部分。

8. 发明授权

KR101680637B1 임계치 이하 패턴 피쳐들을 달성하기 위한 컷 마스크 리소그래피와 종래의 리소그래피의 조합 有权
标题翻译：组合切割掩模图和常规算法以实现子阈值图案特征
公开(公告)号：KR101680637B1
公开(公告)日：2016-11-29
申请号：KR1020157032081
申请日：2014-04-11
申请人： 퀄컴 인코포레이티드
发明人： 추,존제이. , 왕,총제 , 양,다
IPC分类号： H01L21/28 , H01L21/469 , H01L21/283 , H01L21/768 , H01L23/00 , H01L21/31 , H01L23/50 , G03F7/20
CPC分类号： H01L21/76894 , G03F7/7045 , G03F7/70466 , H01L21/28123 , H01L21/283 , H01L21/31 , H01L21/469 , H01L21/76892 , H01L21/76895 , H01L23/50 , H01L24/27 , H01L24/31 , H01L2924/0002 , H01L2924/12042 , H01L2924/00
摘要： 반도체칩 상에피쳐들이제작된다. 피쳐들은칩을생성하는데이용되는리소그래피의임계치보다더 작다. 방법은, 라인팁-팁공간또는라인공간과같은미리결정된거리만큼분리될 (로컬인터커넥트와같은) 피쳐의제 1 부분및 피쳐의제 2 부분을패터닝하는단계를포함한다. 방법은제 1 하위-부분(예를들어, 콘택) 및제 2 하위-부분을형성하기위해컷 마스크로제 1 부분을패터닝하는단계를더 포함한다. 제 1 하위-부분의치수는, 특정된폭 해상도를갖는리소그래픽프로세스의라인길이해상도일수 있는제 2 미리결정된거리의치수미만이다. 반도체디바이스의피쳐는제 1 부분및 제 1 부분의리소그래픽해상도미만의치수를갖는제 2 부분을포함한다.
摘要翻译：特征是在半导体芯片上制造的。这些特征小于用于制造芯片的光刻的阈值。一种方法包括图案化特征（例如局部互连）的第一部分和要被分离预定距离的特征的第二部分，例如线尖到尖端空间或线空间。该方法还包括用切割掩模图案化第一部分以形成第一子部分（例如，接触）和第二子部分。第一子部分的尺寸小于第二预定距离的尺寸，其可以是具有指定宽度分辨率的光刻工艺的线长分辨率。半导体器件的特征包括具有小于第一部分的光刻分辨率的尺寸的第一部分和第二部分。

9. 发明授权

KR101675319B1 반도체 소자의 제조 방법 有权
标题翻译：制造半导体器件的方法
公开(公告)号：KR101675319B1
公开(公告)日：2016-11-14
申请号：KR1020100096470
申请日：2010-10-04
申请人： 삼성전자주식회사
发明人： 임하진 , 박문한 , 김은곤 , 도진호 , 김원홍 , 송문균 , 주대권
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L21/28123 , H01L21/28079 , H01L21/28088 , H01L21/28097 , H01L21/32134 , H01L21/32139 , H01L29/517 , H01L29/518
摘要： 반도체소자의제조방법에서, 기판상에고유전물질을포함하는게이트절연막을형성한다. 게이트절연막상에식각저지막을형성한다. 식각저지막상에금속막을형성한다. 금속막상에비정질실리콘을포함하는하드마스크를형성한다. 하드마스크를식각마스크로사용하여금속막을패터닝함으로써금속막패턴을형성한다. 상기반도체소자의제조방법에서하드마스크와식각저지막을사용함으로써게이트절연막을보호하고게이트패터닝정밀도를향상시킬수 있다.

10. 发明授权

KR101655617B1 게이트 스택을 갖는 반도체 디바이스의 구조물 및 형성 방법 有权
标题翻译：具有门盖的半导体器件的结构和形成方法
公开(公告)号：KR101655617B1
公开(公告)日：2016-09-07
申请号：KR1020140181759
申请日：2014-12-16
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 창치쳉 , 시셍치 , 첸이젠
IPC分类号： H01L29/78
CPC分类号： H01L29/66545 , H01L21/28114 , H01L21/28123 , H01L21/32137 , H01L29/42376 , H01L29/4966 , H01L29/517
摘要： 반도체디바이스의구조물및 형성방법이제공된다. 반도체디바이스는반도체기판및 반도체기판위의제1 게이트전극을포함한다. 반도체디바이스는또한, 제1 게이트전극과반도체기판사이의제1 게이트유전체층을포함한다. 반도체디바이스는반도체기판위에제2 게이트전극을더 포함한다. 제2 게이트전극은상부부분및 이상부부분과반도체기판사이의하부부분을가지며, 상부부분은하부부분보다더 넓다. 또한, 반도체디바이스는제2 게이트전극과반도체기판사이의제2 게이트유전체층을포함한다.
摘要翻译：提供了半导体器件的结构和形成方法。半导体器件包括半导体衬底和半导体衬底上的第一栅电极。半导体器件还包括在第一栅极电极和半导体衬底之间的第一栅极电介质层。半导体器件还包括位于半导体衬底上的第二栅电极。第二栅电极在上部和半导体衬底之间具有上部和下部，并且上部比下部更宽。此外，半导体器件包括在第二栅极电极和半导体衬底之间的第二栅极电介质层。

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