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1. 发明公开

KR1020170124940A 집적 회로 및 그 제조 방법 审中-实审
标题翻译：集成电路及其制造方法
公开(公告)号：KR1020170124940A
公开(公告)日：2017-11-13
申请号：KR1020160139016
申请日：2016-10-25
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 린청테 , 주앙후이종 , 치앙팅웨이 , 수에핀다이 , 티엔리춘
IPC分类号： H01L27/02 , H01L27/118 , H01L27/092 , H01L27/06
CPC分类号： H01L27/0207 , G06F17/5072 , H01L27/092 , H01L29/42376 , H01L2027/11875
摘要： 레이아웃은복수의셀을포함하고, 해당셀을가로질러적어도하나의더미게이트전극이연속적으로연장된다. 더미게이트전극은전기적으로전도성이므로, 더미게이트전극은셀들을상호연결하는데 사용될수 있다. 즉, 일부신호들은 1-금속선또는 2-금속선을통하기보다는더미게이트전극을통해이동될수 있다. 그러므로, 셀을상호연결하기위한 1-금속선및/또는 2-금속선의양을줄일수 있다.
摘要翻译：布局包括多个单元，并且至少一个虚拟栅电极在单元上连续延伸。因为虚设栅电极是导电的，所以虚设栅电极可以用于互连电池。也就是说，有些信号可能会通过虚拟栅极电极，而不是通过1条金属线或2条金属线。因此，可以减少用于互连电池的1-金属导线和/或2-金属导线的数量。

2. 发明公开

KR1020170051284A 반도체 장치, 전자 부품, 및 전자 기기 审中-实审
标题翻译：半导体器件，电子部件和电子器件
公开(公告)号：KR1020170051284A
公开(公告)日：2017-05-11
申请号：KR1020160138577
申请日：2016-10-24
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 코즈마무네히로 , 쿠로카와요시유키
IPC分类号： H03K19/177 , H03K19/094 , H03K19/003 , H01L29/786
CPC分类号： H01L27/11807 , H01L22/14 , H01L23/3107 , H01L23/544 , H01L24/29 , H01L24/32 , H01L24/45 , H01L24/48 , H01L24/73 , H01L24/92 , H01L27/1225 , H01L27/124 , H01L27/1255 , H01L28/00 , H01L29/24 , H01L29/78606 , H01L29/7869 , H01L2027/11838 , H01L2027/11875 , H01L2027/11879 , H01L2027/1189 , H01L2223/54486 , H01L2224/2919 , H01L2224/32245 , H01L2224/45139 , H01L2224/45144 , H01L2224/48247 , H01L2224/48463 , H01L2224/4847 , H01L2224/73265 , H01L2224/92247 , H01L2924/00014 , H01L2924/3511 , H01L2224/05599 , H01L2924/00012
摘要： 본발명은처리성능이높은반도체장치를제공한다. 제 1 및제 2 회로와제 1 내지제 3 배선과제 1 내지제 4 트랜지스터를가진다. 제 1 회로는제 1 배선및 제 1 트랜지스터의게이트와전기적으로접속되고, 제 1 트랜지스터의소스및 드레인중 한쪽은제 2 배선과전기적으로접속되고, 제 1 트랜지스터의소스및 드레인중 다른한쪽은제 2 트랜지스터의게이트와전기적으로접속되고, 제 2 회로는제 1 배선및 제 3 트랜지스터의게이트와전기적으로접속되고, 제 3 트랜지스터의소스및 드레인중 한쪽은제 3 배선과전기적으로접속되고, 제 3 트랜지스터의소스및 드레인중 다른한쪽은제 4 트랜지스터의게이트와전기적으로접속되고, 제 4 트랜지스터의소스및 드레인중 한쪽은제 2 트랜지스터의소스및 드레인중 한쪽과전기적으로접속되고, 제 4 트랜지스터의소스및 드레인중 다른한쪽은제 2 트랜지스터의소스및 드레인중 다른한쪽과전기적으로접속되어있다.
摘要翻译：本发明提供了一种具有高处理性能的半导体器件。第一和第二电路以及第一至第三布线任务1至4。第一晶体管的源极和漏极中的一个电连接到第二布线，并且第一晶体管的源极和漏极中的另一个电连接到第一晶体管的栅极，第三晶体管的源极和漏极中的一个电连接到第三布线，并且第三晶体管的源极和漏极中的另一个电连接到第三布线，并且第三和第四晶体管彼此电连接。晶体管的源极和漏极中的另一个电连接到第四晶体管的栅极，并且第四晶体管的源极和漏极中的一个电连接到第二晶体管的源极和漏极中的一个，而漏极和漏极中的另一个电连接到第二晶体管的源极和漏极中的另一个。

3. 发明授权

KR101835231B1 반도체 소자 有权
标题翻译：半导体器件
公开(公告)号：KR101835231B1
公开(公告)日：2018-03-08
申请号：KR1020160123410
申请日：2016-09-26
申请人： 고려대학교 산학협력단
发明人： 김상식 , 조경아 , 김민석 , 김윤중 , 우솔아 , 임두혁
IPC分类号： H01L27/11 , H01L21/8238 , H01L21/8228 , H01L27/092 , H01L29/66
CPC分类号： H01L27/11807 , G06N3/02 , G06N3/063 , G11C11/39 , G11C11/54 , H01L27/1052 , H01L27/10802 , H01L27/1104 , H01L29/66 , H01L29/7391 , H01L2027/11838 , H01L2027/11875 , H01L21/8228 , H01L21/8238 , H01L27/092
摘要： 본발명은반도체소자를제공한다. 이반도체소자는제1 도전형의제1 도전영역, 제2 도전형의제2 도전영역, 상기제1 도전영역과상기제2 도전영역사이에배치된진성영역, 및상기진성영역과상기제2 도전영역사이에배치된제1 도전형의장벽영역을포함하는반도체컬럼; 상기진성영역을감싸도록배치된게이트전극; 및상기게이트전극과상기진성영역사이에배치된게이트절연막을포함한다. 상기게이트에인가되는게이트전압과상기드레인에인가되는드레인전압에따라스위치또는휘발성메모리로동작한다.
摘要翻译：本发明提供了一种半导体器件。离子导体元件包括第一导电类型的第一导电区域，第二导电类型的第二导电区域，设置在第一导电区域和第二导电区域之间的本征区域，半导体柱，包括设置在所述导电区之间的第一导电类型的势垒区; 栅电极，被布置为围绕本征区; 并且栅极绝缘膜设置在栅极电极和本征区域之间。并根据施加到栅极的栅极电压和施加到漏极的漏极电压作为开关或易失性存储器进行操作。

4. 发明公开

KR1020170115243A 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치 审中-实审
标题翻译：具有用于消除相邻翅片之间的路由干扰的结构的标准单元以及包括该单元的设备
公开(公告)号：KR1020170115243A
公开(公告)日：2017-10-17
申请号：KR1020160042588
申请日：2016-04-07
申请人： 삼성전자주식회사
发明人： 서재우 , 김진태 , 송태중 , 오형석 , 이근호 , 이달희 , 조성위
IPC分类号： H01L27/06 , H01L27/02 , H01L25/07
CPC分类号： H01L27/0207 , H01L21/67138 , H01L21/823475 , H01L23/5226 , H01L23/528 , H01L27/088 , H01L27/0886 , H01L27/092 , H01L2027/11875 , H03K19/0002 , H03K19/17744 , H03K19/17764 , H03K19/20 , H03K19/21
摘要： 집적회로가게시된다. 상기집적회로는제1언폴디드트랜지스터들만을포함하는표준셀을포함하고, 상기표준셀은각각이제1방향으로연이어나란히제1레이어에배치된제1메탈, 제2메탈, 및제3메탈; 각각이제2방향으로제2레이어에배치되고서로분리된제4메탈과제5메탈; 상기제1메탈과상기제4메탈사이에연결된제1비아; 및상기제3메탈과상기제5메탈사이에연결된제2비아를포함하고, 상기제1비아와상기제2비아사이의제1 비아센터-투-비아센터간격은상기제1메탈과상기제2메탈사이의제1 최소메탈센터-투-메탈센터피치의 2배보다크고, 상기제1 최소메탈센터-투-메탈센터피치는 80나노미터(㎚)와같거나작고, 상기제1방향과상기제2방향은서로수직이다.
摘要翻译：集成电路已发布。仅具有键合的第一晶体管eonpol集成电路包括标准单元，以及包括该标准单元包括：第一金属，第二金属，第三mitje金属并排设置又一个，每个现在第一方向上的第一层上; 第四金属任务5金属，其现在沿两个方向设置在第二层中并彼此分离; 连接在第一金属和第四金属之间的第一通孔; 到 - - 通孔中心间距的第二和所述第一金属和所述第一通孔中心的第三金属和第五和通路连接的第二到每个金属，通过第一和第二通孔之间金属中心间距大于或等于金属之间的第一最小金属中心到金属中心间距的两倍，并且第一最小金属中心间金属中心间距小于或等于80纳米（nm）这两个方向彼此垂直。

5. 发明公开

KR1020100021131A 유기전계발광 표시장치의 배선수리구조 및 그 수리방법 有权
标题翻译：有机发光显示装置的线路缺陷修复维修及其修理方法
公开(公告)号：KR1020100021131A
公开(公告)日：2010-02-24
申请号：KR1020080079877
申请日：2008-08-14
申请人： 삼성모바일디스플레이주식회사
发明人： 이재일 , 김근 , 강진규
IPC分类号： H05B33/10 , H05B33/26 , H01L51/50
CPC分类号： H01L51/0021 , H01L21/76892 , H01L27/3276 , G09G2330/08 , H01L2027/11875
摘要： PURPOSE: A wiring repair structure and a repair method of the organic elestroluminescent display device are provided to easily repair the wiring regardless of secure of repair place. CONSTITUTION: A wiring repair structure of the organic elestroluminescent display device is used to repair the first interconnection(20) and the short defect created between the second wiring(40). The second wiring has the short defect part. The short defect part of the second wiring is cut. The cut part of the second wiring is blocked from the rest of the second wiring. The third wiring(50) is arranged to be adjacent to the second wiring. The one domain of the third wiring which is contiguous to the short defect part is cut. The cut part of the third wiring is blocked from the rest of the third wiring.
摘要翻译：目的：提供有机EL发光显示装置的接线修复结构和修复方法，无论安装修理位置如何，都能轻松修复接线。构成：有机EL发光显示装置的接线修复结构用于修复第一互连（20）和在第二布线（40）之间产生的短缺陷。第二个接线具有短缺陷部分。第二个接线的缺陷部分被切断。第二布线的切割部分与第二布线的其余部分相阻塞。第三布线（50）布置成与第二布线相邻。切割与短缺陷部分相邻的第三布线的一个区域。第三布线的切断部分与第三布线的其余部分封闭。

6. 发明授权

KR101857873B1 로직 반도체 소자 有权
公开(公告)号：KR101857873B1
公开(公告)日：2018-06-19
申请号：KR1020160123389
申请日：2016-09-26
申请人： 고려대학교 산학협력단
发明人： 김상식 , 조경아 , 김민석 , 김윤중 , 우솔아 , 임두혁
IPC分类号： H01L29/66 , H01L21/8238 , H01L21/8228 , H01L27/092 , H01L29/06
CPC分类号： H01L27/11807 , G06N3/04 , G06N3/06 , G11C11/39 , G11C11/54 , H01L21/823814 , H01L21/823885 , H01L27/0688 , H01L27/092 , H01L27/1027 , H01L29/749 , H01L2027/11838 , H01L2027/11875
摘要： 본발명은논리연산을수행하는반도체소자를제공한다. 이반도체소자는반도체소자는복수의적층된트렌지스터를포함한다. 상기트렌지스터각각은, 제1 도전형의제1 도전영역, 제2 도전형의제2 도전영역, 상기제1 도전영역과상기제2 도전영역사이에배치된진성영역, 및상기진성영역과상기제2 도전영역사이에배치된제1 도전형의장벽영역을포함하는반도체컬럼; 상기진성영역을감싸도록배치된게이트전극; 및상기게이트전극과상기진성영역사이에배치된게이트절연막을포함한다.

7. 发明公开

KR1020180033877A 로직 반도체 소자 有权
标题翻译：逻辑半导体器件
公开(公告)号：KR1020180033877A
公开(公告)日：2018-04-04
申请号：KR1020160123389
申请日：2016-09-26
申请人： 고려대학교 산학협력단
发明人： 김상식 , 조경아 , 김민석 , 김윤중 , 우솔아 , 임두혁
IPC分类号： H01L29/66 , H01L21/8238 , H01L21/8228 , H01L27/092 , H01L29/06
CPC分类号： H01L27/11807 , G06N3/04 , G06N3/06 , G11C11/39 , G11C11/54 , H01L21/823814 , H01L21/823885 , H01L27/0688 , H01L27/092 , H01L27/1027 , H01L29/749 , H01L2027/11838 , H01L2027/11875 , H01L29/66 , H01L21/8228 , H01L21/8238 , H01L29/0665
摘要： 본발명은논리연산을수행하는반도체소자를제공한다. 이반도체소자는반도체소자는복수의적층된트렌지스터를포함한다. 상기트렌지스터각각은, 제1 도전형의제1 도전영역, 제2 도전형의제2 도전영역, 상기제1 도전영역과상기제2 도전영역사이에배치된진성영역, 및상기진성영역과상기제2 도전영역사이에배치된제1 도전형의장벽영역을포함하는반도체컬럼; 상기진성영역을감싸도록배치된게이트전극; 및상기게이트전극과상기진성영역사이에배치된게이트절연막을포함한다.
摘要翻译：本发明提供执行逻辑操作的半导体器件。该半导体器件包括多个堆叠的晶体管。每个晶体管包括：半导体列，包括第一导电类型的第一导电区域，第二导电类型的第二导电区域，布置在第一导电区域和第二导电区域之间的本征区域以及所述第一导电类型设置在所述本征区和所述第二导电区之间; 栅电极，设置成围绕本征区; 以及设置在栅电极和本征区之间的栅极绝缘膜。

8. 发明公开

KR1020170124027A 복합 논리 셀을 포함하는 집적 회로 审中-实审
标题翻译：包含复合逻辑单元的集成电路
公开(公告)号：KR1020170124027A
公开(公告)日：2017-11-09
申请号：KR1020160053547
申请日：2016-04-29
申请人： 삼성전자주식회사
发明人： 강주현 , 이현 , 김민수 , 김종우 , 김지겸
IPC分类号： H03K19/177 , H01L29/06 , H01L27/06
CPC分类号： H01L27/11807 , G06F17/505 , H01L2027/11875 , H01L2027/11881
摘要： 복합논리셀을포함하는집적회로가개시된다. 본개시의예시적실시예에따른복합논리셀은, 제1 입력신호그룹및 공통입력신호그룹으로부터제1 출력신호를생성하는제1 논리회로및 제2 입력신호그룹및 공통입력신호그룹으로부터제2 출력신호를생성하는제2 논리회로를포함할수 있다. 제1 및제2 논리회로는, 공통입력신호그룹의제1 공통입력신호가인가되고제1 방향으로연장되는제1 게이트전극에의해서형성된, 제1 및제2 트랜지스터를각각포함할수 있다.
摘要翻译：公开了一种包括复合逻辑单元的集成电路。在根据本公开的示例性实施例中，从第一输入信号组和所述公共输入信号的第二复合逻辑单元是用于生成从该组的第一输出信号和第二输入信号组和所述公共输入信号组的第一逻辑电路以及用于产生输出信号的第二逻辑电路。第一逻辑电路和第二逻辑电路可以包括第一晶体管和第二晶体管，每个晶体管由第一栅电极形成，公共输入信号组的第一公共输入信号被施加到第一栅电极并且沿第一方向延伸。

9. 发明公开

KR1020170026336A 기능 셀들의 압축된 어레이를 형성하기 위한 기술 审中-实审
标题翻译：形成功能性细胞压制阵列的技术
公开(公告)号：KR1020170026336A
公开(公告)日：2017-03-08
申请号：KR1020167032597
申请日：2014-06-25
申请人： 인텔 코포레이션
发明人： 엘사예드,라니,티. , 고엘,니티 , 보우-가잘,실비오,이. , 아크사미트,랜디,제이.
IPC分类号： H01L27/02 , H01L21/027 , H01L27/11 , H01L27/118 , G06F17/50 , H03K19/00
CPC分类号： H01L27/0207 , G06F17/5068 , H01L21/0274 , H01L21/0277 , H01L21/823475 , H01L27/11 , H01L27/11807 , H01L29/16 , H01L2027/11853 , H01L2027/11866 , H01L2027/11875 , H03K19/00 , H01L21/027
摘要： 어레이에서셀들의경계들을형성하기위해, EBDW(electron-beam direct write) 및 EUVL(extreme ultraviolet lithography)와같은차세대리소그래피(NGL) 프로세스를이용하여기능셀들의압축된어레이를형성하기위한기술들이개시된다. 셀들의압축된어레이는논리셀들로구성되는필드-프로그램가능게이트어레이(FPGA) 구조체들, 비트셀들로구성되는정적랜덤-액세스메모리(SRAM) 구조체들, 또는셀-기반구조체들을갖는다른메모리또는논리디바이스들에이용될수 있다. 이기술들은예를들어, 기능셀들의어레이에대해 10퍼센트내지 50퍼센트의면적의감소를얻기위해이용될수 있으며, 그이유는 NGL 프로세스가종래의 193nm 포토리소그래피에비해, 셀경계들에대해더 가까워진컷들과더 높아진정밀도를허용하기때문이다. 게다가, 셀들에대한경계들을형성하기위한 NGL 프로세스의이용은또한종래의 193nm 포토리소그래피를이용함으로써이와는달리존재할수 있는리소그래피유도변경을감소시킬수 있다.
摘要翻译：公开了用于使用下一代光刻（NGL）工艺（例如电子束直写（EBDW）和极紫外光刻（EUVL））形成功能电池的压实阵列的技术，以形成阵列中的电池的边界。紧凑的单元阵列可以用于配置有逻辑单元，配置有位单元的静态随机存取存储器（SRAM）结构或具有基于单元的结构的其他存储器或逻辑器件的现场可编程门阵列（FPGA）结构。与常规的193nm光刻相比，这些技术可以用于获得10至50％的面积减少，例如对于功能单元阵列，因为NGL工艺允许更高的精度和更小的细胞边界切割。此外，使用NGL工艺来形成单元的边界也可以减少光刻引起的变化，否则将以传统的193nm光刻法存在。

10. 发明授权

KR101688730B1 회로들 내의 전도성 라인들 有权
标题翻译：电路中的导线
公开(公告)号：KR101688730B1
公开(公告)日：2016-12-21
申请号：KR1020150069896
申请日：2015-05-19
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 천충훼이
IPC分类号： H01L21/28 , H01L21/285
CPC分类号： G06F17/50 , G06F17/5077 , H01L21/0337 , H01L21/31144 , H01L21/76816 , H01L21/76838 , H01L23/528 , H01L27/0207 , H01L2027/11875 , H01L2924/0002 , H01L2924/00
摘要： 방법에서, 회로에서이용되는전도성라인들이형성된다. 복수의신호트레이스들(signal traces)들의신호트레이스들이제 1 그룹의제 1 신호트레이스들또는제 2 그룹의제 2 신호트레이스들로그룹핑된다. 제 1 마스크는제 1 그룹의제 1 신호트레이스를위한제 1 전도성라인을형성하는데이용된다. 제 2 마스크는제 2 그룹의제 2 신호트레이스를위한제 2 전도성라인을형성하는데이용된다. 제 1 트레이스들은각각제 1 폭을갖는다. 제 2 트레이스들은각각제 1 폭과상이한제 2 폭을갖는다. 그룹핑은, 다음의조건들, 즉, 복수의신호트레이스들중 신호트레이스들의신호트레이스에흐르는전류; 신호트레이스의길이; 신호트레이스의저항; 또는신호트레이스의저항용량상수(resistivity-capacitive constant) 중적어도하나에기초한다.
摘要翻译：在一种方法中，形成了用于电路中的导线。多个信号迹线的信号迹线被分组到第一组第一信号迹线或第二组第二信号迹线。第一掩模用于形成用于第一组的第一信号迹线的第一导线。第二掩模用于形成用于第二组的第二信号迹线的第二导线。第一个痕迹每个都具有第一个宽度。第二迹线各自具有与第一宽度不同的第二宽度。分组基于以下条件中的至少一个：流过多条信号迹线的信号迹线的信号迹线的电流，信号迹线的长度，信号迹线的电阻率或电阻率 - 电容常数的信号轨迹。

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