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1. 发明公开

KR1020130028110A 메모리 시스템 및 메모리 인터페이스 장치 有权
标题翻译：存储器系统和存储器接口设备
公开(公告)号：KR1020130028110A
公开(公告)日：2013-03-18
申请号：KR1020127030883
申请日：2010-05-27
申请人： 후지쯔 가부시끼가이샤
发明人： 기타고게이타 , 오와키다케시 , 이시즈카다카하루 , 가와노히로시 , 모로사와아츠시
IPC分类号： G11C7/10 , G06F12/02
CPC分类号： G06F12/00 , G06F12/0215 , G06F12/06
摘要： A memory access source (3) regards a plurality of memory circuits (DIMM 0, 1) as single memory circuit and transmits a row address and a column address in time division to an access control circuit (20). The access control circuit (20) performs a speculative access to the plurality of memory circuits (DIMM 0, 1) when receiving the row address, and performs an access to a memory circuit which is specified by the column address after receiving the column address and sends a cancel command of the speculative access to the other memory circuit out of target. Or, in the case of read access, the access control circuit (20) receives read data from the plurality of memory circuits and discards the read data of the memory circuit out of the target by the column address.

2. 发明授权

KR100918284B1 노드 장치, 제어 장치, 제어 방법 및 제어 프로그램을기록한 컴퓨터 판독 가능한 기록 매체 有权
标题翻译：节点设备，控制设备，控制方法和计算机可读介质用控制程序记录
公开(公告)号：KR100918284B1
公开(公告)日：2009-09-18
申请号：KR1020070047935
申请日：2007-05-17
申请人： 후지쯔 가부시끼가이샤
发明人： 야마모토다카시 , 이시즈카다카하루 , 우에키도시카즈 , 하타이다마코토 , 호소카와유카 , 오와키다케시 , 이토다이스케
IPC分类号： H04L1/00 , H04L12/24 , H04L12/46
CPC分类号： H04L1/004 , H04L1/0082 , H04L2001/0097
摘要： 본 발명은 범용 노드가 언콜렉터블 에러(uncorrectable error)를 검출한 경우에 있어서, 범용 노드를 통과하는 언콜렉터블 데이터에 포이즈닝 데이터가 부가되어 있는지의 여부를 구별하는 것을 목적으로 한다.
제어 장치는 오류 정정 부호를 포함하는 데이터를 송수신하는 복수의 노드를 관리하는 제어 장치로서, 어느 하나의 노드가 정정 부호를 포함하는 데이터로부터 정정할 수 없는 오류를 검출한 때에 그 노드가 송신하는 신호를 접수하는 수단과, 제1 노드가 송신하는 데이터를 수신하는 제2 노드로부터 신호를 접수한 때에 제2 노드로 송신하는 데이터로부터 정정할 수 없는 오류를 제1 노드가 검출하고 있었는지의 여부를 제1 노드의 검출 기록으로부터 판정하는 수단과, 제2 노드로 송신하는 데이터로부터 정정할 수 없는 오류를 제1 노드가 검출하고 있었던 경우, 제2 노드로부터 신호를 접수한 것에 기인하는 처리를 정지하는 수단을 포함한다.

3. 发明公开

KR1020080016419A 멀티프로세서 시스템, 시스템 보드 및 캐시 대체 요구 처리방법 有权
标题翻译：多处理器系统，系统板和缓存处理请求处理方法
公开(公告)号：KR1020080016419A
公开(公告)日：2008-02-21
申请号：KR1020070018303
申请日：2007-02-23
申请人： 후지쯔 가부시끼가이샤
发明人： 이시즈카다카하루 , 우에키도시카즈 , 하타이다마코토 , 야마모토다카시 , 호소카와유카 , 오와키다케시 , 이토다이스케
IPC分类号： G06F15/177 , G06F15/16
CPC分类号： G06F12/0833
摘要： A multiprocessor system, a system board, and a method for handling a cache replacement request are provided to handle the cache replacement request efficiently by preventing load on a global bus and generation of unnecessary eviction caused from the cache replacement request. A multiprocessor system includes a plurality of system boards(100a-100d) respectively having CPU(120a,120b) and a request handler(114) handling the request issued from the CPU, and an address crossbar board(200) arbitrating the request of each system board. The system board includes a cache replacement request loopback circuit(140) determining whether the request issued from the internal CPU. The cache replacement request loopback circuit transfers the request to the address crossbar board when the determined request is not the cache replacement request, and transfers the request to the internal request handler without transferring the request to the address crossbar board when the determined request is the cache replacement request. The cache replacement request loopback circuit includes a loopback queue keeping the cache replacement request issued from the internal CPU.
摘要翻译：提供了一种多处理器系统，系统板和用于处理高速缓存替换请求的方法，以通过防止全局总线上的负载并产生由高速缓存替换请求引起的不必要的驱逐来有效地处理高速缓存替换请求。多处理器系统包括分别具有CPU（120a，120b）和处理从CPU发出的请求的请求处理器（114）的多个系统板（100a-100d）和地址横栏（200）仲裁每个系统板。系统板包括高速缓存替换请求回送电路（140），用于确定从内部CPU发出的请求。当确定的请求不是高速缓存替换请求时，高速缓存替换请求回送电路将请求传送到地址交叉开关板，并且当确定的请求是高速缓存时，将请求传送到内部请求处理程序而不将请求传送到地址横栏更换请求。高速缓存替换请求环回电路包括保持从内部CPU发出的高速缓存替换请求的环回队列。

4. 发明授权

KR101426187B1 메모리 시스템 및 메모리 인터페이스 장치 有权
标题翻译：存储器系统和存储器接口设备
公开(公告)号：KR101426187B1
公开(公告)日：2014-07-31
申请号：KR1020127030883
申请日：2010-05-27
申请人： 후지쯔 가부시끼가이샤
发明人： 기타고게이타 , 오와키다케시 , 이시즈카다카하루 , 가와노히로시 , 모로사와아츠시
IPC分类号： G11C7/10 , G06F12/02
CPC分类号： G06F12/00 , G06F12/0215 , G06F12/06
摘要： 메모리 액세스원(3)이, 복수의 메모리 회로(DIMM0,1)를 하나의 메모리 회로로 간주하고, 로우 어드레스와 컬럼 어드레스를 시분할로 송신하고, 컬럼 어드레스로 복수의 메모리 회로 중 하나를 지정하는 액세스 제어 회로(20)로서, 로우 어드레스를 수취했을 때에 복수의 메모리 회로에 투기 액세스를 행하여, 컬럼 어드레스를 수취한 후, 특정된 메모리 회로에만 액세스를 행하고, 액세스의 대상외가 된 메모리 회로에 투기 액세스의 뒤처리의 커맨드를 보낸다. 또는, 판독 액세스의 경우, 특정된 메모리 회로의 판독 데이터를 수취하고, 액세스의 대상외가 된 메모리 회로의 판독 데이터를 파기한다. 이 때문에, 메모리 액세스의 지연(Latency)을 작게 할 수 있다.

5. 发明授权

KR101038464B1 정보 처리 장치 및 제어 방법 失效
标题翻译：信息处理装置和控制方法
公开(公告)号：KR101038464B1
公开(公告)日：2011-06-01
申请号：KR1020107005205
申请日：2007-09-25
申请人： 후지쯔 가부시끼가이샤
发明人： 오와키다케시 , 이시즈카다카하루 , 우에키도시카즈 , 하타이다마코토 , 호소카와유카 , 모로사와아츠시 , 야마모토다카시 , 이토우다이스케
IPC分类号： G06F11/16 , G06F11/18 , G06F11/20
CPC分类号： G06F11/1658 , G06F11/165 , G06F11/1679 , G06F2201/81
摘要： 노스 브리지(11)가 용장 CPU의 동기 붕괴를 검출하면, 에러가 발생한 이상 CPU 버스의 동작을 정지시켜, FWH(13-1) 내의 펌웨어가 노스 브리지(11)에 대하여, 외부 명령의 억지를 지시한다. 또한, 펌웨어가 정상 CPU 버스에 접속되어 있는 정상 CPU의 내부 정보와 캐시 데이터를 메모리(15-1)에 퇴피(退避)시켜, 노스 브리지(11)가 자기 시스템 보드 내의 모든 CPU에 대하여 리셋을 발행한다. 다음으로, 펌웨어가 모든 CPU에 대하여, 상기 메모리(15-1)에 퇴피된 CPU의 내부 정보를 복원시켜, 노스 브리지(11)에 대하여, 외부 명령의 억지의 해제를 지시한다.
摘要翻译：当北桥11检测到冗余CPU的同步崩溃时，当出现错误并且FWH 13-1中的固件指示北桥11禁止外部命令时停止CPU总线的操作的。另外，固件将连接到正常CPU总线的普通CPU的内部信息和高速缓存数据存储在存储器15-1中，并且北桥11向磁系统板中的所有CPU发出复位的。接下来，固件为所有CPU恢复保存在存储器15-1中的CPU的内部信息，并且指示北桥11取消禁止外部命令。

6. 发明公开

KR1020080016437A 스누프 태그의 제어 장치 失效
标题翻译： SNOOP标签控制装置
公开(公告)号：KR1020080016437A
公开(公告)日：2008-02-21
申请号：KR1020070049575
申请日：2007-05-22
申请人： 후지쯔 가부시끼가이샤
发明人： 하타이다마코토 , 우에키도시카즈 , 이시즈카다카하루 , 야마모토다카시 , 호소카와유카 , 오와키다케시 , 이토다이스케
IPC分类号： G06F9/06
CPC分类号： G06F12/0822 , G06F12/123
摘要： A device for controlling snoop tags is provided to require no index lock, process a read request of the same index promptly, and improve latency by entering the index to a queue and suspending the process of a replace request when the replace request is received. A snoop tag storing part(6) stores the snoop tags corresponding to contents of cache memories of a processor. A queue(2) stores way information and the index of a replace target as an entry for the replace request received from the processor. A comparator(3) compares the index stored in the queue with the index of the read request. A process based on the read request matched with the index is performed for the snoop tag storing part depending on a comparison result. The replace request is invalidated without storing the replace request to the queue if space is not found in the queue when the replace request is received. A replacing part(4) replaces the way information, which is the replace target of the read request matched with the index, with the way information of the entry matched with the index in the queue.
摘要翻译：提供了一种用于控制窥探标签的设备，以便不需要索引锁定，及时处理相同索引的读取请求，并通过在接收到替换请求时将索引输入队列并暂停替换请求的过程来改善延迟。窥探标签存储部分（6）存储与处理器的高速缓冲存储器的内容相对应的窥探标签。队列（2）将路由信息和替换目标的索引作为从处理器接收的替换请求的条目存储。比较器（3）将存储在队列中的索引与读请求的索引进行比较。根据比较结果，针对窥探标签存储部分执行基于与索引匹配的读取请求的处理。如果在接收到替换请求时没有在队列中找到空格，则替换请求无效，而不将替换请求存储到队列中。替换部分（4）将与索引匹配的读取请求的替换目标的方式信息替换为与队列中的索引匹配的条目的路径信息。

7. 发明公开

KR1020060013330A 메모리 시스템 제어 장치 및 메모리 시스템 제어 방법 有权
标题翻译：用于控制存储器系统的方法和装置
公开(公告)号：KR1020060013330A
公开(公告)日：2006-02-09
申请号：KR1020040105539
申请日：2004-12-14
申请人： 후지쯔 가부시끼가이샤
发明人： 하타이다마코토 , 마츠이다카오 , 이토다이스케 , 오카다세이시 , 이시즈카다카하루
IPC分类号： G06F12/00
CPC分类号： G06F12/0833 , G06F12/0811 , G06F12/0817 , G06F2212/507
摘要： 본 발명은 프로세서마다 캐시 메모리를 갖는 멀티프로세서 시스템에서 주기억과의 트랜잭션을 감소시키는 것을 과제로 한다.
메모리 시스템 제어 장치(200)가 프로세서(100a∼100d)로부터 기입을 전제로 한 리드 요구를 받아, 그 데이터를 요구원의 프로세서에 송출한 경우에, 스누프 캐시 갱신부(233)는 스누프(snoop) 캐시에 그 데이터가 「강한 갱신 상태」임을 기억시킨다. 데이터 취득 순서 선택부(232)는, 「강한 갱신 상태」로 스누프 캐시에 존재하는 데이터가 프로세서(100a∼100d)로부터 요구되었을 경우에는, 주기억(300)에 대하여 투기 리드를 행하지 않고, 프로세서의 캐시 메모리로부터 데이터를 취득한다.
메모리, 캐시, 주기억, 갱신, 프로세서

8. 发明授权

KR101009375B1 반도체 집적 회로 및 그 제어 방법, 및 정보 처리 장치 失效
标题翻译：半导体集成电路及其控制方法及信息处理装置
公开(公告)号：KR101009375B1
公开(公告)日：2011-01-19
申请号：KR1020090041976
申请日：2009-05-14
申请人： 후지쯔 가부시끼가이샤
发明人： 야마모토다카시 , 이시즈카다카하루 , 우에키도시카즈 , 오와키다케시 , 모로사와아츠시
IPC分类号： G11C7/00 , G11C11/413
CPC分类号： G01R31/31708 , G01R31/3004 , G01R31/31721
摘要： 본 발명은 반도체 집적 회로의 데이터 에러 발생시에서의 데이터 패턴 및 전원 노이즈, 및 데이터 패턴과 전원 노이즈의 상관 관계를 해석 가능하게 하는 것을 과제로 한다.
반도체 집적 회로(200)는, 연산 처리 장치에 버스를 통해 접속되는 회로 블록(210)과, 회로 블록을 동작시키는 전원에 생기는 전원 노이즈를 아날로그 신호에서 디지털 신호로 변환함으로써 전원 노이즈 데이터 신호를 생성하는 전원 노이즈 데이터 신호 생성 수단(220, 230, 231, 232)과, 회로 블록으로부터 버스에 출력되는 데이터의 에러를 검출하는 에러 검출 수단(260)과, 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보와 버스상의 데이터를 서로 대응시켜 기억 수단(280)에 기입하는 동시에, 에러 검출 수단에 의해 에러가 검출된 타이밍에 따라, 기억 수단에 기입하는 것을 정지하는 기입 제어 수단(250)을 구비한다.
반도체 집적 회로, 전원 노이즈, 데이터 에러, 데이터 패턴

9. 发明授权

KR100884011B1 멀티프로세서 시스템 有权
标题翻译：多处理器系统
公开(公告)号：KR100884011B1
公开(公告)日：2009-02-17
申请号：KR1020070020134
申请日：2007-02-28
申请人： 후지쯔 가부시끼가이샤
发明人： 우에키도시카즈 , 이시즈카다카하루 , 하타이다마코토 , 야마모토다카시 , 호소이유카 , 오와키,다케시 , 이토우,다이스케
IPC分类号： G06F15/16 , G06F9/46
CPC分类号： G06F12/0813 , G06F12/1072
摘要： 본 발명은, SMP 구성의 멀티프로세서 시스템에 있어서, 로컬 노드에 있어서의 메모리 리드의 레이턴시 단축을 실현하는 새로운 기술을 제공하는 것을 목적으로 한다.
글로벌 어드레스 크로스바에 투입하는 리드 명령이 자신의 시스템 보드 상의 메모리에의 리드 명령인지 여부를 판단하는 수단과, 자신의 시스템 보드 상의 메모리에의 리드 명령임을 판단하는 경우에, 글로벌 어드레스 크로스바로부터 통지되는 어드레스에 기초한 글로벌 액세스 전에 리드 명령을 투기 실행하는 수단과, 메모리로부터 리드한 데이터를 메모리 측에 형성되는 데이터 큐에 큐잉하지 않고서 CPU 측에 형성되는 데이터 큐에 큐잉하는 것을 설정하는 수단과, 글로벌 어드레스 크로스바로부터의 통지에 기초하여, CPU 측에 형성되는 데이터 큐에 대하여, 데이터의 파기 또는 CPU에의 데이터 송신을 지시하는 수단을 구비하도록 구성한다.

10. 发明授权

KR100691695B1 메모리 시스템 제어 장치 및 메모리 시스템 제어 방법 有权
标题翻译：用于控制存储器系统的方法和装置
公开(公告)号：KR100691695B1
公开(公告)日：2007-03-09
申请号：KR1020040105539
申请日：2004-12-14
申请人： 후지쯔 가부시끼가이샤
发明人： 하타이다마코토 , 마츠이다카오 , 이토다이스케 , 오카다세이시 , 이시즈카다카하루
IPC分类号： G06F12/00
CPC分类号： G06F12/0833 , G06F12/0811 , G06F12/0817 , G06F2212/507
摘要： 본 발명은 프로세서마다 캐시 메모리를 갖는 멀티프로세서 시스템에서 주기억과의 트랜잭션을 감소시키는 것을 과제로 한다.
메모리 시스템 제어 장치(200)가 프로세서(100a∼100d)로부터 기입을 전제로 한 리드 요구를 받아, 그 데이터를 요구원의 프로세서에 송출한 경우에, 스누프 캐시 갱신부(233)는 스누프(snoop) 캐시에 그 데이터가 「강한 갱신 상태」임을 기억시킨다. 데이터 취득 순서 선택부(232)는, 「강한 갱신 상태」로 스누프 캐시에 존재하는 데이터가 프로세서(100a∼100d)로부터 요구되었을 경우에는, 주기억(300)에 대하여 투기 리드를 행하지 않고, 프로세서의 캐시 메모리로부터 데이터를 취득한다.
메모리, 캐시, 주기억, 갱신, 프로세서

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