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1. 发明公开

KR1020100046253A 정보 처리 장치 및 제어 방법 失效
标题翻译：信息处理器和控制方法
公开(公告)号：KR1020100046253A
公开(公告)日：2010-05-06
申请号：KR1020107005205
申请日：2007-09-25
申请人： 후지쯔 가부시끼가이샤
发明人： 오와키다케시 , 이시즈카다카하루 , 우에키도시카즈 , 하타이다마코토 , 호소카와유카 , 모로사와아츠시 , 야마모토다카시 , 이토우다이스케
IPC分类号： G06F11/16 , G06F11/18 , G06F11/20
CPC分类号： G06F11/1658 , G06F11/165 , G06F11/1679 , G06F2201/81
摘要： A northbridge (11), when detecting a synchronization break of a redundant CPU, stops the operation of an abnormal CPU bus where an error has occurred and the firmware in an FWH (13-1) instructs the northbridge (11) to inhibit an external instruction. In addition, the firmware saves the inside information of a normal CPU connected to a normal CPU bus and cache data on a memory (15-1) and the northbridge (11) issues reset to all CPUs in the home system board. The firmware then restores the inside information of the CPU saved on the memory (15-1) to the all CPUs and instructs the northbridge (11) to cancel the inhibition of the external instruction.
摘要翻译：北桥（11）当检测到冗余CPU的同步中断时，停止发生错误的异常CPU总线的操作，并且FWH（13-1）中的固件指示北桥（11）禁止外部指令。此外，固件保存连接到普通CPU总线的正常CPU的内部信息，并将存储器（15-1）上的缓存数据和北桥（11）重新发送到家庭系统板中的所有CPU。然后，固件将保存在存储器（15-1）上的CPU的内部信息恢复到所有CPU，并指示北桥（11）取消对外部指令的禁止。

2. 发明公开

KR1020090124934A 반도체 집적 회로 및 그 제어 방법, 및 정보 처리 장치 失效
标题翻译：半导体集成电路及其控制方法及信息处理装置
公开(公告)号：KR1020090124934A
公开(公告)日：2009-12-03
申请号：KR1020090041976
申请日：2009-05-14
申请人： 후지쯔 가부시끼가이샤
发明人： 야마모토다카시 , 이시즈카다카하루 , 우에키도시카즈 , 오와키다케시 , 모로사와아츠시
IPC分类号： G11C7/00 , G11C11/413
CPC分类号： G01R31/31708 , G01R31/3004 , G01R31/31721 , G06F11/22
摘要： PURPOSE: A semiconductor IC, a control method thereof, and an information processing apparatus are provided to interpret a data pattern, power noise, and correlation between the data pattern and power noise in a data error state by detecting data of a bus and a noise amount before/after a detection timing of an error. CONSTITUTION: A circuit block(210) is connected to an operation processing unit through a bus. Power noise data signal generation units(220,230,231,232) converts an analog signal of power noise, generated from power for operating the circuit block, into a digital signal. The power noise data signal generation units generate a power noise data signal. An error detecting unit(260) detects an error of data outputted from the circuit block to the bus. A write control unit(250) controls an operation of writing data on the bus and power noise information, based on the power noise data signal, in a recording unit(280). According to a detection timing of the error, the write control unit stops the writing operation.
摘要翻译：目的：提供半导体IC及其控制方法以及信息处理装置，通过检测总线的数据和噪声来解释数据模式，功率噪声以及数据模式与功率噪声之间的相关性在错误的检测定时之前/之后的量。构成：电路块（210）通过总线连接到操作处理单元。功率噪声数据信号发生单元（220,230,231,232）将由用于操作电路块的功率产生的功率噪声的模拟信号转换为数字信号。功率噪声数据信号产生单元产生功率噪声数据信号。误差检测单元（260）检测从电路块输出到总线的数据的错误。写入控制单元（250）控制在记录单元（280）中基于功率噪声数据信号在总线上写入数据和功率噪声信息的操作。根据错误的检测定时，写入控制单元停止写入操作。

3. 发明授权

KR101426187B1 메모리 시스템 및 메모리 인터페이스 장치 有权
标题翻译：存储器系统和存储器接口设备
公开(公告)号：KR101426187B1
公开(公告)日：2014-07-31
申请号：KR1020127030883
申请日：2010-05-27
申请人： 후지쯔 가부시끼가이샤
发明人： 기타고게이타 , 오와키다케시 , 이시즈카다카하루 , 가와노히로시 , 모로사와아츠시
IPC分类号： G11C7/10 , G06F12/02
CPC分类号： G06F12/00 , G06F12/0215 , G06F12/06
摘要： 메모리 액세스원(3)이, 복수의 메모리 회로(DIMM0,1)를 하나의 메모리 회로로 간주하고, 로우 어드레스와 컬럼 어드레스를 시분할로 송신하고, 컬럼 어드레스로 복수의 메모리 회로 중 하나를 지정하는 액세스 제어 회로(20)로서, 로우 어드레스를 수취했을 때에 복수의 메모리 회로에 투기 액세스를 행하여, 컬럼 어드레스를 수취한 후, 특정된 메모리 회로에만 액세스를 행하고, 액세스의 대상외가 된 메모리 회로에 투기 액세스의 뒤처리의 커맨드를 보낸다. 또는, 판독 액세스의 경우, 특정된 메모리 회로의 판독 데이터를 수취하고, 액세스의 대상외가 된 메모리 회로의 판독 데이터를 파기한다. 이 때문에, 메모리 액세스의 지연(Latency)을 작게 할 수 있다.

4. 发明授权

KR101038464B1 정보 처리 장치 및 제어 방법 失效
标题翻译：信息处理装置和控制方法
公开(公告)号：KR101038464B1
公开(公告)日：2011-06-01
申请号：KR1020107005205
申请日：2007-09-25
申请人： 후지쯔 가부시끼가이샤
发明人： 오와키다케시 , 이시즈카다카하루 , 우에키도시카즈 , 하타이다마코토 , 호소카와유카 , 모로사와아츠시 , 야마모토다카시 , 이토우다이스케
IPC分类号： G06F11/16 , G06F11/18 , G06F11/20
CPC分类号： G06F11/1658 , G06F11/165 , G06F11/1679 , G06F2201/81
摘要： 노스 브리지(11)가 용장 CPU의 동기 붕괴를 검출하면, 에러가 발생한 이상 CPU 버스의 동작을 정지시켜, FWH(13-1) 내의 펌웨어가 노스 브리지(11)에 대하여, 외부 명령의 억지를 지시한다. 또한, 펌웨어가 정상 CPU 버스에 접속되어 있는 정상 CPU의 내부 정보와 캐시 데이터를 메모리(15-1)에 퇴피(退避)시켜, 노스 브리지(11)가 자기 시스템 보드 내의 모든 CPU에 대하여 리셋을 발행한다. 다음으로, 펌웨어가 모든 CPU에 대하여, 상기 메모리(15-1)에 퇴피된 CPU의 내부 정보를 복원시켜, 노스 브리지(11)에 대하여, 외부 명령의 억지의 해제를 지시한다.
摘要翻译：当北桥11检测到冗余CPU的同步崩溃时，当出现错误并且FWH 13-1中的固件指示北桥11禁止外部命令时停止CPU总线的操作的。另外，固件将连接到正常CPU总线的普通CPU的内部信息和高速缓存数据存储在存储器15-1中，并且北桥11向磁系统板中的所有CPU发出复位的。接下来，固件为所有CPU恢复保存在存储器15-1中的CPU的内部信息，并且指示北桥11取消禁止外部命令。

5. 发明公开

KR1020080016437A 스누프 태그의 제어 장치 失效
标题翻译： SNOOP标签控制装置
公开(公告)号：KR1020080016437A
公开(公告)日：2008-02-21
申请号：KR1020070049575
申请日：2007-05-22
申请人： 후지쯔 가부시끼가이샤
发明人： 하타이다마코토 , 우에키도시카즈 , 이시즈카다카하루 , 야마모토다카시 , 호소카와유카 , 오와키다케시 , 이토다이스케
IPC分类号： G06F9/06
CPC分类号： G06F12/0822 , G06F12/123
摘要： A device for controlling snoop tags is provided to require no index lock, process a read request of the same index promptly, and improve latency by entering the index to a queue and suspending the process of a replace request when the replace request is received. A snoop tag storing part(6) stores the snoop tags corresponding to contents of cache memories of a processor. A queue(2) stores way information and the index of a replace target as an entry for the replace request received from the processor. A comparator(3) compares the index stored in the queue with the index of the read request. A process based on the read request matched with the index is performed for the snoop tag storing part depending on a comparison result. The replace request is invalidated without storing the replace request to the queue if space is not found in the queue when the replace request is received. A replacing part(4) replaces the way information, which is the replace target of the read request matched with the index, with the way information of the entry matched with the index in the queue.
摘要翻译：提供了一种用于控制窥探标签的设备，以便不需要索引锁定，及时处理相同索引的读取请求，并通过在接收到替换请求时将索引输入队列并暂停替换请求的过程来改善延迟。窥探标签存储部分（6）存储与处理器的高速缓冲存储器的内容相对应的窥探标签。队列（2）将路由信息和替换目标的索引作为从处理器接收的替换请求的条目存储。比较器（3）将存储在队列中的索引与读请求的索引进行比较。根据比较结果，针对窥探标签存储部分执行基于与索引匹配的读取请求的处理。如果在接收到替换请求时没有在队列中找到空格，则替换请求无效，而不将替换请求存储到队列中。替换部分（4）将与索引匹配的读取请求的替换目标的方式信息替换为与队列中的索引匹配的条目的路径信息。

6. 发明授权

KR101009375B1 반도체 집적 회로 및 그 제어 방법, 및 정보 처리 장치 失效
标题翻译：半导体集成电路及其控制方法及信息处理装置
公开(公告)号：KR101009375B1
公开(公告)日：2011-01-19
申请号：KR1020090041976
申请日：2009-05-14
申请人： 후지쯔 가부시끼가이샤
发明人： 야마모토다카시 , 이시즈카다카하루 , 우에키도시카즈 , 오와키다케시 , 모로사와아츠시
IPC分类号： G11C7/00 , G11C11/413
CPC分类号： G01R31/31708 , G01R31/3004 , G01R31/31721
摘要： 본 발명은 반도체 집적 회로의 데이터 에러 발생시에서의 데이터 패턴 및 전원 노이즈, 및 데이터 패턴과 전원 노이즈의 상관 관계를 해석 가능하게 하는 것을 과제로 한다.
반도체 집적 회로(200)는, 연산 처리 장치에 버스를 통해 접속되는 회로 블록(210)과, 회로 블록을 동작시키는 전원에 생기는 전원 노이즈를 아날로그 신호에서 디지털 신호로 변환함으로써 전원 노이즈 데이터 신호를 생성하는 전원 노이즈 데이터 신호 생성 수단(220, 230, 231, 232)과, 회로 블록으로부터 버스에 출력되는 데이터의 에러를 검출하는 에러 검출 수단(260)과, 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보와 버스상의 데이터를 서로 대응시켜 기억 수단(280)에 기입하는 동시에, 에러 검출 수단에 의해 에러가 검출된 타이밍에 따라, 기억 수단에 기입하는 것을 정지하는 기입 제어 수단(250)을 구비한다.
반도체 집적 회로, 전원 노이즈, 데이터 에러, 데이터 패턴

7. 发明授权

KR100891139B1 스누프 태그의 제어 장치 失效
标题翻译： SNOOP标签控制装置
公开(公告)号：KR100891139B1
公开(公告)日：2009-04-06
申请号：KR1020070049575
申请日：2007-05-22
申请人： 후지쯔 가부시끼가이샤
发明人： 하타이다마코토 , 우에키도시카즈 , 이시즈카다카하루 , 야마모토다카시 , 호소카와유카 , 오와키다케시 , 이토다이스케
IPC分类号： G06F9/06
CPC分类号： G06F12/0822 , G06F12/123
摘要： 본 발명은 스누프 태그의 제어에 있어서의 성능 저하를 방지하는 것을 목적으로 한다.
프로세서로부터 수신한 리플레이스 요구에 관한 엔트리로서 리플레이스 대상의 웨이(WAY) 정보 및 인덱스를 큐에 저장하며, 상기 큐에 저장한 인덱스와 후속의 판독 요구의 인덱스를 비교하고, 상기 비교의 결과, 인덱스가 일치한 판독 요구에 기초하는 처리를 상기 프로세서의 캐쉬 메모리의 내용에 대응한 스누프 태그에 대해 행한다. 또한, 상기 판독 요구의 리플레이스 대상인 웨이 정보를 큐 내의 인덱스가 일치한 엔트리의 웨이 정보로 치환한다.

8. 发明授权

KR100865102B1 멀티프로세서 시스템, 시스템 보드 및 캐시 대체 요구 처리방법 有权
标题翻译：多处理器系统，系统板和缓存处理请求处理方法
公开(公告)号：KR100865102B1
公开(公告)日：2008-10-24
申请号：KR1020070018303
申请日：2007-02-23
申请人： 후지쯔 가부시끼가이샤
发明人： 이시즈카다카하루 , 우에키도시카즈 , 하타이다마코토 , 야마모토다카시 , 호소카와유카 , 오와키다케시 , 이토다이스케
IPC分类号： G06F15/177 , G06F15/16
CPC分类号： G06F12/0833
摘要： 본 발명은 멀티프로세서 시스템에 관한 것이며, 캐시 대체(cache replacement) 요구에 의해 글로벌 버스에 부하가 걸리는 것을 방지하는 것이 가능하게 되는 기술을 제공하는 것을 목적으로 한다.
CPU(120a)로부터 발행된 요구는 CPU 버스(130a), CPU 발행 요구 큐(112a)를 통해 로컬 아비터(113)로부터 출력된다. 캐시 대체 요구 루프백 회로(loopback circuit)(140)는 루프백 판정 회로(141)에 의해 출력된 요구가 캐시 대체 요구인지의 여부를 판정한다. 캐시 대체 요구 이외의 요구는 로컬 버스(300a)로 출력된다. 캐시 대체 요구는 셀렉터(142)로 출력되고, 글로벌 버스(301)에 유효한 요구가 없는 타이밍으로 요구 처리부(114)로 전송된다.

9. 发明公开

KR1020080016434A 노드 장치, 제어 장치, 제어 방법 및 제어 프로그램을기록한 컴퓨터 판독 가능한 기록 매체 有权
标题翻译：节点设备，控制设备，控制方法和计算机可读介质用控制程序记录
公开(公告)号：KR1020080016434A
公开(公告)日：2008-02-21
申请号：KR1020070047935
申请日：2007-05-17
申请人： 후지쯔 가부시끼가이샤
发明人： 야마모토다카시 , 이시즈카다카하루 , 우에키도시카즈 , 하타이다마코토 , 호소카와유카 , 오와키다케시 , 이토다이스케
IPC分类号： H04L1/00 , H04L12/24 , H04L12/46
CPC分类号： H04L1/004 , H04L1/0082 , H04L2001/0097
摘要： A node device, a control device, a control method and a recording medium capable of reading a computer with a control program are provided to determine whether a common node is failed or a bus connected to the common node is failed when uncorrectable data passes through the common node. A control device includes a receiving unit receiving a signal transmitting by a node when the node detects an uncorrectable error from data having an error correcting code. A judging unit judges whether the first node detects the uncorrectable error from data transmitting to a second node or not when the data transmitted from the first node is received to the second node. A stopping unit stops a process derived by a signal received from the second node when the uncorrectable error is detected in the first node. A control unit controls a display device to display a detection of the uncorrectable error existing in data detected by one node. A transmitting and receiving unit transmits and receives data comprising the error correcting code with other node.
摘要翻译：提供能够通过控制程序读取计算机的节点设备，控制设备，控制方法和记录介质，以便当不可校正的数据通过所述节点设备，控制设备，公共节点。控制装置包括接收单元，当节点从具有纠错码的数据检测到不可校正的错误时，接收由节点发送的信号。当从第一节点发送的数据被接收到第二节点时，判断单元判断第一节点是否从数据发送到第二节点检测到不可校正的错误。当在第一节点中检测到不可校正的错误时，停止单元停止由从第二节点接收的信号导出的处理。控制单元控制显示装置显示由一个节点检测到的数据中存在的不可校正错误的检测。发送和接收单元与其他节点发送和接收包括纠错码的数据。

10. 发明公开

KR1020130028110A 메모리 시스템 및 메모리 인터페이스 장치 有权
标题翻译：存储器系统和存储器接口设备
公开(公告)号：KR1020130028110A
公开(公告)日：2013-03-18
申请号：KR1020127030883
申请日：2010-05-27
申请人： 후지쯔 가부시끼가이샤
发明人： 기타고게이타 , 오와키다케시 , 이시즈카다카하루 , 가와노히로시 , 모로사와아츠시
IPC分类号： G11C7/10 , G06F12/02
CPC分类号： G06F12/00 , G06F12/0215 , G06F12/06
摘要： A memory access source (3) regards a plurality of memory circuits (DIMM 0, 1) as single memory circuit and transmits a row address and a column address in time division to an access control circuit (20). The access control circuit (20) performs a speculative access to the plurality of memory circuits (DIMM 0, 1) when receiving the row address, and performs an access to a memory circuit which is specified by the column address after receiving the column address and sends a cancel command of the speculative access to the other memory circuit out of target. Or, in the case of read access, the access control circuit (20) receives read data from the plurality of memory circuits and discards the read data of the memory circuit out of the target by the column address.

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