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1. 发明公开

KR1020130111167A 정보 처리 장치, 연산 장치 및 정보 전송 방법 无效
标题翻译：信息处理设备，算术设备和信息传输方法
公开(公告)号：KR1020130111167A
公开(公告)日：2013-10-10
申请号：KR1020120108256
申请日：2012-09-27
申请人： 후지쯔 가부시끼가이샤
发明人： 오카다세이시 , 우에키도시카즈 , 고이누마히데유키
IPC分类号： G06F15/163
CPC分类号： G06F9/546
摘要： PURPOSE: A data processing unit, an operation unit, and a data transfer method are provided to, in case a node malfunctions during inter-processing communication where a multi-node system technology is applied, prevent the malfunction from spreading to other nodes. CONSTITUTION: A memory unit remembers a pointer set, which comprises a write pointer indicating the address of storing data transmitted or received among nodes into a memory device; and a read pointer indicating the address of reading the data from the memory device. A notification unit informs a transmitter node of a pointer identifier representing the point set. When data from the transmitter node and the pointer identifier notified from the notification node to the transmitter node are received, a storage unit stores the data in the memory device at the address indicated by the write pointer in the pointer set represented by the pointer identifier. [Reference numerals] (30,30a,30c) Hardware; (33,33a,33c) Driver; (AA) Transmission process #A; (BB) Transmission message #A; (CC) Transmission process #B; (DD) Transmission message #B; (EE) Reception process; (FF) Falling monitoring or interrupt detection; (GG) Reception message; (HH,JJ) Transmission register; (II) Message #A; (KK) Message #B; (LL) Register set #n; (MM) Lead pointer #n; (NN) Right pointer #n; (OO) Reception buffer; (PP) Message #A; (QQ) Message #B; (RR) Shared memory or local memory; (SS) Inter-node interconnect
摘要翻译：目的：提供数据处理单元，操作单元和数据传输方法，以便在应用多节点系统技术的处理间通信期间节点发生故障的情况下，防止故障扩散到其他节点。构成：存储器单元记住指针集，其包括指示将节点之间发送或接收的数据存储到存储器件中的地址的写指针; 以及指示从存储器件读取数据的地址的读指针。通知单元通知发射机节点表示该点集的指示标识符。当接收到来自发送器节点的数据和从通知节点通知给发送器节点的指针标识符时，存储单元将数据存储在由指针标识符表示的指针集中由写指针指示的地址处。（30,30a，30c）硬件; （33,33a，33c）司机; （AA）传输过程#A; （BB）传输消息#A; （CC）传输过程#B; （DD）传输消息#B; （EE）接待流程; （FF）下降监视或中断检测; （GG）接收信息; （HH，JJ）传输寄存器; （二）消息#A; （KK）消息#B; （LL）寄存器集#n; （MM）引导指针#n; （NN）右指针#n; （OO）接收缓冲区; （PP）Message #A; （QQ）消息#B; （RR）共享内存或本地内存; （SS）节点间互连

2. 发明授权

KR101038464B1 정보 처리 장치 및 제어 방법 失效
标题翻译：信息处理装置和控制方法
公开(公告)号：KR101038464B1
公开(公告)日：2011-06-01
申请号：KR1020107005205
申请日：2007-09-25
申请人： 후지쯔 가부시끼가이샤
发明人： 오와키다케시 , 이시즈카다카하루 , 우에키도시카즈 , 하타이다마코토 , 호소카와유카 , 모로사와아츠시 , 야마모토다카시 , 이토우다이스케
IPC分类号： G06F11/16 , G06F11/18 , G06F11/20
CPC分类号： G06F11/1658 , G06F11/165 , G06F11/1679 , G06F2201/81
摘要： 노스 브리지(11)가 용장 CPU의 동기 붕괴를 검출하면, 에러가 발생한 이상 CPU 버스의 동작을 정지시켜, FWH(13-1) 내의 펌웨어가 노스 브리지(11)에 대하여, 외부 명령의 억지를 지시한다. 또한, 펌웨어가 정상 CPU 버스에 접속되어 있는 정상 CPU의 내부 정보와 캐시 데이터를 메모리(15-1)에 퇴피(退避)시켜, 노스 브리지(11)가 자기 시스템 보드 내의 모든 CPU에 대하여 리셋을 발행한다. 다음으로, 펌웨어가 모든 CPU에 대하여, 상기 메모리(15-1)에 퇴피된 CPU의 내부 정보를 복원시켜, 노스 브리지(11)에 대하여, 외부 명령의 억지의 해제를 지시한다.
摘要翻译：当北桥11检测到冗余CPU的同步崩溃时，当出现错误并且FWH 13-1中的固件指示北桥11禁止外部命令时停止CPU总线的操作的。另外，固件将连接到正常CPU总线的普通CPU的内部信息和高速缓存数据存储在存储器15-1中，并且北桥11向磁系统板中的所有CPU发出复位的。接下来，固件为所有CPU恢复保存在存储器15-1中的CPU的内部信息，并且指示北桥11取消禁止外部命令。

3. 发明公开

KR1020080016437A 스누프 태그의 제어 장치 失效
标题翻译： SNOOP标签控制装置
公开(公告)号：KR1020080016437A
公开(公告)日：2008-02-21
申请号：KR1020070049575
申请日：2007-05-22
申请人： 후지쯔 가부시끼가이샤
发明人： 하타이다마코토 , 우에키도시카즈 , 이시즈카다카하루 , 야마모토다카시 , 호소카와유카 , 오와키다케시 , 이토다이스케
IPC分类号： G06F9/06
CPC分类号： G06F12/0822 , G06F12/123
摘要： A device for controlling snoop tags is provided to require no index lock, process a read request of the same index promptly, and improve latency by entering the index to a queue and suspending the process of a replace request when the replace request is received. A snoop tag storing part(6) stores the snoop tags corresponding to contents of cache memories of a processor. A queue(2) stores way information and the index of a replace target as an entry for the replace request received from the processor. A comparator(3) compares the index stored in the queue with the index of the read request. A process based on the read request matched with the index is performed for the snoop tag storing part depending on a comparison result. The replace request is invalidated without storing the replace request to the queue if space is not found in the queue when the replace request is received. A replacing part(4) replaces the way information, which is the replace target of the read request matched with the index, with the way information of the entry matched with the index in the queue.
摘要翻译：提供了一种用于控制窥探标签的设备，以便不需要索引锁定，及时处理相同索引的读取请求，并通过在接收到替换请求时将索引输入队列并暂停替换请求的过程来改善延迟。窥探标签存储部分（6）存储与处理器的高速缓冲存储器的内容相对应的窥探标签。队列（2）将路由信息和替换目标的索引作为从处理器接收的替换请求的条目存储。比较器（3）将存储在队列中的索引与读请求的索引进行比较。根据比较结果，针对窥探标签存储部分执行基于与索引匹配的读取请求的处理。如果在接收到替换请求时没有在队列中找到空格，则替换请求无效，而不将替换请求存储到队列中。替换部分（4）将与索引匹配的读取请求的替换目标的方式信息替换为与队列中的索引匹配的条目的路径信息。

4. 发明公开

KR1020100046253A 정보 처리 장치 및 제어 방법 失效
标题翻译：信息处理器和控制方法
公开(公告)号：KR1020100046253A
公开(公告)日：2010-05-06
申请号：KR1020107005205
申请日：2007-09-25
申请人： 후지쯔 가부시끼가이샤
发明人： 오와키다케시 , 이시즈카다카하루 , 우에키도시카즈 , 하타이다마코토 , 호소카와유카 , 모로사와아츠시 , 야마모토다카시 , 이토우다이스케
IPC分类号： G06F11/16 , G06F11/18 , G06F11/20
CPC分类号： G06F11/1658 , G06F11/165 , G06F11/1679 , G06F2201/81
摘要： A northbridge (11), when detecting a synchronization break of a redundant CPU, stops the operation of an abnormal CPU bus where an error has occurred and the firmware in an FWH (13-1) instructs the northbridge (11) to inhibit an external instruction. In addition, the firmware saves the inside information of a normal CPU connected to a normal CPU bus and cache data on a memory (15-1) and the northbridge (11) issues reset to all CPUs in the home system board. The firmware then restores the inside information of the CPU saved on the memory (15-1) to the all CPUs and instructs the northbridge (11) to cancel the inhibition of the external instruction.
摘要翻译：北桥（11）当检测到冗余CPU的同步中断时，停止发生错误的异常CPU总线的操作，并且FWH（13-1）中的固件指示北桥（11）禁止外部指令。此外，固件保存连接到普通CPU总线的正常CPU的内部信息，并将存储器（15-1）上的缓存数据和北桥（11）重新发送到家庭系统板中的所有CPU。然后，固件将保存在存储器（15-1）上的CPU的内部信息恢复到所有CPU，并指示北桥（11）取消对外部指令的禁止。

5. 发明公开

KR1020090124934A 반도체 집적 회로 및 그 제어 방법, 및 정보 처리 장치 失效
标题翻译：半导体集成电路及其控制方法及信息处理装置
公开(公告)号：KR1020090124934A
公开(公告)日：2009-12-03
申请号：KR1020090041976
申请日：2009-05-14
申请人： 후지쯔 가부시끼가이샤
发明人： 야마모토다카시 , 이시즈카다카하루 , 우에키도시카즈 , 오와키다케시 , 모로사와아츠시
IPC分类号： G11C7/00 , G11C11/413
CPC分类号： G01R31/31708 , G01R31/3004 , G01R31/31721 , G06F11/22
摘要： PURPOSE: A semiconductor IC, a control method thereof, and an information processing apparatus are provided to interpret a data pattern, power noise, and correlation between the data pattern and power noise in a data error state by detecting data of a bus and a noise amount before/after a detection timing of an error. CONSTITUTION: A circuit block(210) is connected to an operation processing unit through a bus. Power noise data signal generation units(220,230,231,232) converts an analog signal of power noise, generated from power for operating the circuit block, into a digital signal. The power noise data signal generation units generate a power noise data signal. An error detecting unit(260) detects an error of data outputted from the circuit block to the bus. A write control unit(250) controls an operation of writing data on the bus and power noise information, based on the power noise data signal, in a recording unit(280). According to a detection timing of the error, the write control unit stops the writing operation.
摘要翻译：目的：提供半导体IC及其控制方法以及信息处理装置，通过检测总线的数据和噪声来解释数据模式，功率噪声以及数据模式与功率噪声之间的相关性在错误的检测定时之前/之后的量。构成：电路块（210）通过总线连接到操作处理单元。功率噪声数据信号发生单元（220,230,231,232）将由用于操作电路块的功率产生的功率噪声的模拟信号转换为数字信号。功率噪声数据信号产生单元产生功率噪声数据信号。误差检测单元（260）检测从电路块输出到总线的数据的错误。写入控制单元（250）控制在记录单元（280）中基于功率噪声数据信号在总线上写入数据和功率噪声信息的操作。根据错误的检测定时，写入控制单元停止写入操作。

6. 发明公开

KR1020080016422A 멀티프로세서 시스템 有权
标题翻译：多处理器系统
公开(公告)号：KR1020080016422A
公开(公告)日：2008-02-21
申请号：KR1020070020134
申请日：2007-02-28
申请人： 후지쯔 가부시끼가이샤
发明人： 우에키도시카즈 , 이시즈카다카하루 , 하타이다마코토 , 야마모토다카시 , 호소이유카 , 오와키,다케시 , 이토우,다이스케
IPC分类号： G06F15/16 , G06F9/46
CPC分类号： G06F12/0813 , G06F12/1072
摘要： A multiprocessor system is provided to reduce memory read latency in a local node by reducing data/address latency occurring in memory read which is executed in each system board forming an SMP(Symmetric Multiple Processors) structure assigning tasks to all CPUs symmetrically. A determiner determines whether a read command issued from a CPU(1) and inputted to a global address crossbar(8) is the read command for a memory(2) installed in the system board. An executor executes the read command before global access based on the address notified from the global address crossbar when the inputted read command is the read command for the internal memory. A setting part sets the data read from the memory to be queued to a data queue formed in a CPU side without queuing the read data to the data queue formed in a memory side. An orderer orders the data queue formed in the CPU side to discard or transmit the data to the CPU based on notification received from the global address crossbar.
摘要翻译：提供多处理器系统以通过减少在每个系统板中执行的存储器读取中发生的数据/地址等待时间来减少本地节点中的存储器读延迟，形成对称地向所有CPU分配任务的SMP（对称多处理器）结构。确定器确定从CPU（1）发出并输入到全局地址交叉开关（8）的读取命令是否是安装在系统板中的存储器（2）的读取命令。当输入的读取命令是内部存储器的读取命令时，执行器根据从全局地址横杠通知的地址在全局访问之前执行读取命令。设置部分将从待排队的存储器读取的数据设置为在CPU侧形成的数据队列，而不将读取的数据排队到形成在存储器侧的数据队列。订货人根据从全球地址交叉栏收到的通知命令CPU侧形成的数据队列将数据丢弃或发送到CPU。

7. 发明公开

KR1020060059149A 메모리 제어 장치 및 메모리 제어 방법 失效
标题翻译：存储控制装置和存储器控制方法
公开(公告)号：KR1020060059149A
公开(公告)日：2006-06-01
申请号：KR1020050017115
申请日：2005-03-02
申请人： 후지쯔 가부시끼가이샤
发明人： 마츠이다카오 , 오카다세이시 , 이토다이스케 , 하타이다마코토 , 우에키도시카즈
IPC分类号： G06F12/08
CPC分类号： G06F12/0822
摘要： 본 발명은 캐시 배출 처리에 관한 정보를 통지하지 않는 프로세서를 이용하여 멀티프로세서 시스템을 구축한 경우일지라도 확실하게 캐시의 정합성 제어를 행할 수 있는 메모리 제어 장치 및 메모리 제어 방법을 제공하는 것을 과제로 한다.
백이빅션(BackEviction)에 의한 캐시 배출 처리의 개시 시에 대상 데이터의 어드레스 정보를 ELA 레지스터(160)에 저장하고, 프로세서로부터 취득 요구가 있었던 데이터의 어드레스가 ELA 레지스터(160)에 존재하는 동안은 요구 처리부가 데이터 취득 처리를 계속하여 재실행한다. 또한, 프로세서에 의한 자율적 무브아웃(move-out)의 개시 시에 대상 데이터의 어드레스 정보를 EWB 버퍼(150)에 저장하고, 백이빅션 대상의 데이터 어드레스가 EWB 버퍼(150)에 존재할 경우는 백이빅션에 의한 캐시 배출 처리를 중지한다.
메모리 제어, ELA 레지스터, 캐시, 멀티프로세서

8. 发明授权

KR101442913B1 정보 처리 장치, 제어 방법, 및 제어 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체 有权
标题翻译：信息处理设备，控制方法和具有记录的控制程序的计算机可读记录介质
公开(公告)号：KR101442913B1
公开(公告)日：2014-09-23
申请号：KR1020120117294
申请日：2012-10-22
申请人： 후지쯔 가부시끼가이샤
发明人： 고이누마히데유키 , 스기자키고 , 우에키도시카즈
IPC分类号： G06F13/14 , G06F13/38 , G06F11/14
CPC分类号： H04L29/14 , G06F11/0709 , G06F11/0724 , G06F11/0727 , G06F11/0757 , G06F11/0772 , G06F11/0793
摘要： 본 발명은 노드 사이의 데이터 전송에 관한 이상이 발생한 경우에, 에러의 영향 범위를 억제하는 것을 과제로 한다.
정보 처리 장치가 갖는 복수의 노드 중 적어도 하나의 노드가 구비하는 이상 검출부(37c)는, 하나의 노드 또는 다른 노드가 구비하는 기억 장치에 포함되며, 하나의 노드 및 다른 노드에서 공유 가능한 공유 메모리 영역을 이용한 데이터 전송의 데이터 전송 경로에 있어서의 이상을 검출한다. 하나의 노드가 구비하는 에러 정보 생성부는 이상 검출부에 의해 검출된 이상에 기초하여 에러 정보를 생성하며, 자(自)노드 내의 프로세서에 대한 인터럽트를 발생시킨다. 하나의 노드가 구비하는 프로세서는 인터럽트에 따라 에러 정보에 기초하여, 리커버리 처리를 실행한다.

9. 发明授权

KR100918284B1 노드 장치, 제어 장치, 제어 방법 및 제어 프로그램을기록한 컴퓨터 판독 가능한 기록 매체 有权
标题翻译：节点设备，控制设备，控制方法和计算机可读介质用控制程序记录
公开(公告)号：KR100918284B1
公开(公告)日：2009-09-18
申请号：KR1020070047935
申请日：2007-05-17
申请人： 후지쯔 가부시끼가이샤
发明人： 야마모토다카시 , 이시즈카다카하루 , 우에키도시카즈 , 하타이다마코토 , 호소카와유카 , 오와키다케시 , 이토다이스케
IPC分类号： H04L1/00 , H04L12/24 , H04L12/46
CPC分类号： H04L1/004 , H04L1/0082 , H04L2001/0097
摘要： 본 발명은 범용 노드가 언콜렉터블 에러(uncorrectable error)를 검출한 경우에 있어서, 범용 노드를 통과하는 언콜렉터블 데이터에 포이즈닝 데이터가 부가되어 있는지의 여부를 구별하는 것을 목적으로 한다.
제어 장치는 오류 정정 부호를 포함하는 데이터를 송수신하는 복수의 노드를 관리하는 제어 장치로서, 어느 하나의 노드가 정정 부호를 포함하는 데이터로부터 정정할 수 없는 오류를 검출한 때에 그 노드가 송신하는 신호를 접수하는 수단과, 제1 노드가 송신하는 데이터를 수신하는 제2 노드로부터 신호를 접수한 때에 제2 노드로 송신하는 데이터로부터 정정할 수 없는 오류를 제1 노드가 검출하고 있었는지의 여부를 제1 노드의 검출 기록으로부터 판정하는 수단과, 제2 노드로 송신하는 데이터로부터 정정할 수 없는 오류를 제1 노드가 검출하고 있었던 경우, 제2 노드로부터 신호를 접수한 것에 기인하는 처리를 정지하는 수단을 포함한다.

10. 发明公开

KR1020080016419A 멀티프로세서 시스템, 시스템 보드 및 캐시 대체 요구 처리방법 有权
标题翻译：多处理器系统，系统板和缓存处理请求处理方法
公开(公告)号：KR1020080016419A
公开(公告)日：2008-02-21
申请号：KR1020070018303
申请日：2007-02-23
申请人： 후지쯔 가부시끼가이샤
发明人： 이시즈카다카하루 , 우에키도시카즈 , 하타이다마코토 , 야마모토다카시 , 호소카와유카 , 오와키다케시 , 이토다이스케
IPC分类号： G06F15/177 , G06F15/16
CPC分类号： G06F12/0833
摘要： A multiprocessor system, a system board, and a method for handling a cache replacement request are provided to handle the cache replacement request efficiently by preventing load on a global bus and generation of unnecessary eviction caused from the cache replacement request. A multiprocessor system includes a plurality of system boards(100a-100d) respectively having CPU(120a,120b) and a request handler(114) handling the request issued from the CPU, and an address crossbar board(200) arbitrating the request of each system board. The system board includes a cache replacement request loopback circuit(140) determining whether the request issued from the internal CPU. The cache replacement request loopback circuit transfers the request to the address crossbar board when the determined request is not the cache replacement request, and transfers the request to the internal request handler without transferring the request to the address crossbar board when the determined request is the cache replacement request. The cache replacement request loopback circuit includes a loopback queue keeping the cache replacement request issued from the internal CPU.
摘要翻译：提供了一种多处理器系统，系统板和用于处理高速缓存替换请求的方法，以通过防止全局总线上的负载并产生由高速缓存替换请求引起的不必要的驱逐来有效地处理高速缓存替换请求。多处理器系统包括分别具有CPU（120a，120b）和处理从CPU发出的请求的请求处理器（114）的多个系统板（100a-100d）和地址横栏（200）仲裁每个系统板。系统板包括高速缓存替换请求回送电路（140），用于确定从内部CPU发出的请求。当确定的请求不是高速缓存替换请求时，高速缓存替换请求回送电路将请求传送到地址交叉开关板，并且当确定的请求是高速缓存时，将请求传送到内部请求处理程序而不将请求传送到地址横栏更换请求。高速缓存替换请求环回电路包括保持从内部CPU发出的高速缓存替换请求的环回队列。

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