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1. 发明授权

KR101616272B1 반도체 패키지 제작 방법 有权
标题翻译：半导体封装制造方法
公开(公告)号：KR101616272B1
公开(公告)日：2016-05-02
申请号：KR1020150107440
申请日：2015-07-29
申请人： 앰코 테크놀로지 코리아 주식회사
发明人： 김재윤 , 임기태 , 정운갑 , 조병우 , 나도현 , 김진성 , 박동주 , 한규완 , 정지영 , 윤주훈
IPC分类号： H01L23/488 , H01L23/12 , H01L25/07 , H01L23/28
CPC分类号： H01L2224/16225 , H01L2224/73253 , H01L2924/15311 , H01L2924/181 , H01L2924/00012
摘要： 본발명의반도체패키지제작방법은, 하부에칩 패드가형성된반도체다이를접착부재를이용하여확장용기판의하부면에접착하는과정과, 상기확장용기판상의소정위치에다수의재배치 I/O를위한재배치도전성범프를형성하는과정과, 다수의하부 I/O를위한하부도전성범프가형성된기판을준비하는과정과, 서로대응하는재배치도전성범프와하부도전성범프가맞닿고, 상기반도체다이의칩 패드가상기기판의배선층에맞닿도록하여상기확장용기판과상기기판을접착시키는과정을포함할수 있다.

2. 发明公开

KR1020150033937A 반도체 패키지 및 그 제작 방법 无效
标题翻译：半导体封装及其制造方法
公开(公告)号：KR1020150033937A
公开(公告)日：2015-04-02
申请号：KR1020130113840
申请日：2013-09-25
申请人： 앰코 테크놀로지 코리아 주식회사
发明人： 김재윤 , 임기태 , 정운갑 , 조병우 , 나도현 , 김진성 , 박동주 , 한규완 , 정지영 , 윤주훈
IPC分类号： H01L23/12 , H01L23/48
CPC分类号： H01L23/49811 , H01L21/50 , H01L23/3128 , H01L23/49827 , H01L23/49833 , H01L23/5389 , H01L24/73 , H01L24/81 , H01L24/83 , H01L24/92 , H01L2224/131 , H01L2224/1329 , H01L2224/133 , H01L2224/16227 , H01L2224/2919 , H01L2224/2929 , H01L2224/293 , H01L2224/32225 , H01L2224/73253 , H01L2224/81815 , H01L2224/83191 , H01L2224/83203 , H01L2224/8321 , H01L2224/92225 , H01L2224/92242 , H01L2924/181 , H01L2924/18161 , H01L2924/00014 , H01L2924/0665 , H01L2224/81 , H01L2924/00 , H01L2924/014 , H01L23/12 , H01L23/48
摘要： 본발명의반도체패키지는, 반도체다이와다수의하부 I/O를위한하부도전성범프가형성된기판과, 상기하부 I/O를재배치하기위한다수의재배치 I/O를위한재배치도전성범프가형성된확장용기판과, 상기반도체다이와상기확장용기판의하부를접착시키는접착부재를포함할수 있다.
摘要翻译：本发明的半导体封装可以包括：具有用于多个下部I / O的半导体管芯和下部导通突起的衬底，延伸衬底，其具有用于多个重新排列I / O的重排导电凸块，用于重新布置下部I / O，以及接合部件，其接合半导体管芯和延伸基板的下部。

3. 发明授权

KR101111423B1 열방출 수단을 갖는 적층 칩 반도체 패키지 有权
标题翻译：具有散热装置的堆叠式芯片封装
公开(公告)号：KR101111423B1
公开(公告)日：2012-02-15
申请号：KR1020090093660
申请日：2009-10-01
申请人： 앰코 테크놀로지 코리아 주식회사
发明人： 박인배 , 이준엽 , 정운갑 , 백종식 , 김태성 , 김재윤 , 진정기
IPC分类号： H01L23/36 , H01L23/12
CPC分类号： H01L2224/16145 , H01L2224/16225 , H01L2924/15311
摘要： 본 발명은 열방출 수단을 갖는 적층 칩 반도체 패키지에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아를 통해 적층된 칩에 열방출 수단을 부가하여, 칩에서 발생되는 열 방출을 극대화시킬 수 있도록 한 열방출 수단을 갖는 적층 칩 반도체 패키지에 관한 것이다.
이를 위해, 본 발명은 기판과; 상기 기판상에 전기적 신호 교환 가능하게 전도성 범프를 매개로 적층되는 관통 실리콘 비아를 갖는 복수개의 칩과; 상기 각 칩의 상하면에 코팅된 열전도성 필름과; 적층된 칩들중 가장 위쪽의 칩 상면에 부착되는 제1열방출수단과; 적층된 칩들의 측면에 걸쳐 부착되는 제2열방출 수단; 을 포함하여 구성된 것을 특징으로 하는 열방출 수단을 갖는 적층 칩 반도체 패키지를 제공한다.
반도체 패키지, 열방출 수단, 기판, 칩, 관통 실리콘 비아, 적층

4. 发明公开

KR1020110036150A 열방출 수단을 갖는 적층 칩 반도체 패키지 有权
标题翻译：具有热排放手段的堆叠芯片包装
公开(公告)号：KR1020110036150A
公开(公告)日：2011-04-07
申请号：KR1020090093660
申请日：2009-10-01
申请人： 앰코 테크놀로지 코리아 주식회사
发明人： 박인배 , 이준엽 , 정운갑 , 백종식 , 김태성 , 김재윤 , 진정기
IPC分类号： H01L23/36 , H01L23/12
CPC分类号： H01L2224/16145 , H01L2224/16225 , H01L2924/15311
摘要： PURPOSE: A stack chip semiconductor package with a heat emitting unit is provided to add a heat emitting unit to a stacked chip through a penetration silicon via, thereby maximizing emission of heat generated in a chip. CONSTITUTION: A plurality of chips includes a penetration silicon via(14). The chips are electrically connected through a conductive bump which connects penetration silicon vias. A thermal conductive film is coated on the upper and lower sides of each chip. The first heat emitting unit(20) is attached onto the top chip. The second heat emitting unit is attached on sides of the chips.
摘要翻译：目的：提供具有发热单元的堆叠芯片半导体封装，以通过穿透硅通孔将散热单元添加到堆叠的芯片，从而最大限度地发挥芯片中产生的热量。构成：多个芯片包括穿透硅通孔（14）。芯片通过连接穿透硅通孔的导电凸块电连接。在每个芯片的上侧和下侧涂覆导热膜。第一发热单元（20）附接到顶部芯片上。第二发热单元附接在芯片的两侧。

5. 发明公开

KR1020090089017A 코인볼을 이용한 반도체 패키지 有权
标题翻译：带金币球的半导体包
公开(公告)号：KR1020090089017A
公开(公告)日：2009-08-21
申请号：KR1020080014321
申请日：2008-02-18
申请人： 앰코 테크놀로지 코리아 주식회사
发明人： 김태성 , 김봉찬 , 정운갑
IPC分类号： H01L23/12 , H01L21/60
CPC分类号： H01L2224/16 , H01L2224/32145 , H01L2224/48091 , H01L2224/48227 , H01L2924/01078 , H01L2924/15311 , H01L2924/15331 , H01L2924/19105 , H01L2924/00014
摘要： A semiconductor package using a coin ball is provided to increase the number of input and output terminals by narrowing the interval between coin balls. An upper package(100a) and a lower package(100b) are laminated. The upper package has a chip attaching area in the center of the upper surface. A conductive pattern(24) for bonding a wire is formed in a position adjacent to the chip attaching area. A ball land is formed in a lower boundary region to conduct with the conductive pattern for bonding the wire. One chip(12) or more are attached to the chip attaching area of the upper printed circuit board. A wire(14) is connected between bonding pads of the chip. The upper molding compound resin(16a) is molded in the upper surface of the upper printed circuit board.
摘要翻译：提供使用硬币球的半导体封装，通过缩小硬币球之间的间隔来增加输入和输出端子的数量。层叠上部封装（100a）和下部封装（100b）。上部封装在上表面的中心具有芯片附着区域。用于接合线的导电图案（24）形成在与芯片附接区域相邻的位置。在下边界区域中形成球形地面，以与用于接合线的导电图案导电。一个芯片（12）或更多连接到上部印刷电路板的芯片连接区域。线（14）连接在芯片的焊盘之间。上模塑复合树脂（16a）模制在上印刷电路板的上表面。

6. 发明公开

KR1020090071681A 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법 有权
标题翻译：用于制造半导体封装的模具和使用该模块的模具
公开(公告)号：KR1020090071681A
公开(公告)日：2009-07-02
申请号：KR1020070139547
申请日：2007-12-28
申请人： 앰코 테크놀로지 코리아 주식회사
发明人： 이민우 , 정운갑 , 손은숙
IPC分类号： H01L21/56
CPC分类号： H01L2224/16225 , H01L2924/15311 , H01L2924/181 , H01L2924/00012 , H01L21/67126 , H01L21/565 , H01L21/67121
摘要： A mold for semiconductor package molding and a molding method using the same are provided to prevent the formation of void using the molding for the exit of the exhaustion gate. A resin exhaustion gate(204) is penetrated and is formed in the opposite side location of the place where a resin supply gate(202) of mold for molding is positioned. A film layer(206), which is the final fill volume of resin, is formed in the exit of the exhaustion gate. The internal space thickness for the resin filling of the film layer is about 6mum. The mold for molding is classified into an upper mold(208) and a lower mold(210). A semiconductor chip(12) is mounted to a substrate(10) in which the chip adhesion region is mounted by the flip- chip(14). The cavity in which the molding resin is filled is formed in the bottom surface center of upper mold.
摘要翻译：提供了一种用于半导体封装成型的模具和使用该模具的模制方法，以防止使用用于排气门出口的模制件形成空隙。树脂排气门（204）被穿透并且形成在位于用于成型用模具的树脂供给口（202）的位置的相对侧位置。在排气门的出口处形成作为树脂的最终填充体积的膜层（206）。膜层的树脂填充的内部空间厚度为约6μm。用于模制的模具分为上模具（208）和下模具（210）。半导体芯片（12）安装在基板（10）上，其中芯片粘附区域由倒装芯片（14）安装。填充模塑树脂的模腔形成在上模的底面中心。

7. 发明授权

KR100884192B1 반도체 패키지의 제조 방법 有权
标题翻译：半导体封装的制造方法
公开(公告)号：KR100884192B1
公开(公告)日：2009-02-18
申请号：KR1020070072843
申请日：2007-07-20
申请人： 앰코 테크놀로지 코리아 주식회사
发明人： 정운갑 , 정지영 , 이준엽
IPC分类号： H01L21/60
CPC分类号： H01L24/81 , H01L2224/16 , H01L2224/73104 , H01L2224/81801 , H01L2924/01006 , H01L2924/01033 , H01L2924/01047 , H01L2924/0105 , H01L2924/01075 , H01L2924/01078 , H01L2924/01082
摘要： 본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 반도체 다이의 백그라인딩시 사용되는 백그라인딩 필름에 필름형 언더필 또는 반경화 언더필을 함께 부착함으로써, 추후 언더필 공정을 불량없이 용이하게 수행하는데 있다.
이를 위해 본 발명은 본드패드와 본드 패드의 외주연에 패시베이션층을 형성하여 반도체 다이를 준비하는 웨이퍼 준비 단계와, 반도체 다이의 본드패드와 전기적으로 연결되도록 도전성 범프를 형성하는 웨이퍼 범핑 단계와, 반도체 다이와 도전성 범프에 반경화 언더필 또는 필름 언더필과 백그라인딩 필름을 갖는 테이프를 부착하는 웨이퍼 테이핑 단계와, 반도체 다이 중 자신의 본드 패드가 형성된 면의 반대면을 그라인딩하는 백그라인딩 단계 및 웨이퍼 테이핑 단계에서 부착하였던 테이프 중 백그라인딩 필름을 제거하는 웨이퍼 디테이핑 단계를 포함하는 반도체 패키지의 제조 방법을 개시한다.
반도체 패키지, 플립칩, 언더필, 플럭스, 필름

8. 发明公开

KR1020090009506A 반도체 패키지의 제조 방법 有权
标题翻译：半导体封装的制造方法
公开(公告)号：KR1020090009506A
公开(公告)日：2009-01-23
申请号：KR1020070072843
申请日：2007-07-20
申请人： 앰코 테크놀로지 코리아 주식회사
发明人： 정운갑 , 정지영 , 이준엽
IPC分类号： H01L21/60
CPC分类号： H01L24/81 , H01L2224/16 , H01L2224/73104 , H01L2224/81801 , H01L2924/01006 , H01L2924/01033 , H01L2924/01047 , H01L2924/0105 , H01L2924/01075 , H01L2924/01078 , H01L2924/01082
摘要： A manufacturing method of a semiconductor package is provided to adher a film type under-fill or a semi-harden under-fill to a backgrinding film, thereby easily performing an under-fill process without an error. A bond pad is formed. A passivation layer is formed on an outer circumference of the bond pad. Therefore, a semiconductor die is prepared(S1). A conductive bump is formed to be electrically connected to the bond pad of the semiconductor die(S2). Tape including a semi-harden under-fill and backgrinding film is adhered to the semiconductor die and a conductive bump(S3). An opposite surface of a side where its own bond pad is formed among the semiconductor die is back-grinded(S4). The backgrinding film of the tape is removed(S5). In a wafer saw step, the semiconductor die and the semi-harden under-fill are sawn and separated from the wafer into a semiconductor chip(S6). The semiconductor chip is bonded with a circuit board(S7).
摘要翻译：提供了一种半导体封装的制造方法，用于将膜类型未充填或半硬化未填充加入到背面研磨膜中，从而容易地进行填充过程而没有错误。形成接合焊盘。钝化层形成在接合焊盘的外周上。因此，准备半导体管芯（S1）。导电凸块被形成为电连接到半导体管芯的接合焊盘（S2）。包含半硬化底填充膜和背面研磨膜的带粘附到半导体管芯和导电凸块（S3）。在半导体管芯中形成有自身的接合焊盘的一侧的相对表面被后磨（S4）。去除带子的背面研磨膜（S5）。在晶片锯工序中，将半导体管芯和半硬化底部填充物从晶片锯切成半导体芯片（S6）。半导体芯片与电路板接合（S7）。

9. 发明授权

KR100963151B1 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법 有权
标题翻译：用于制造半导体封装的模具和使用其的模制方法
公开(公告)号：KR100963151B1
公开(公告)日：2010-06-15
申请号：KR1020070139547
申请日：2007-12-28
申请人： 앰코 테크놀로지 코리아 주식회사
发明人： 이민우 , 정운갑 , 손은숙
IPC分类号： H01L21/56
CPC分类号： H01L2224/16225 , H01L2924/15311 , H01L2924/181 , H01L2924/00012
摘要： 본 발명은 반도체 패키지 제조용 몰드 금형 및 이를 이용한 몰딩 방법에 관한 것으로서, 더욱 상세하게는 반도체 칩과 기판간의 전기적 신호 연결이 플립 칩으로 이루어진 반도체 패키지의 경우, 플립 칩(flip chip)을 사이에 둔 반도체 칩과 기판 사이의 미세공간에 몰딩수지가 채워지지 않아 보이드(void)가 발생되는 바, 이 보이드 발생 현상을 방지할 수 있도록 한 반도체 패키지 제조용 몰드 금형 및 이를 이용한 몰딩 방법에 관한 것이다.
이를 위해, 본 발명은 반도체 칩과 기판간의 전기적 신호 연결이 플립 칩으로 이루어진 반도체 패키지 제조용 몰딩 금형에 있어서, 상기 몰딩 금형의 수지 공급게이트가 위치된 곳에서 그 반대쪽 위치에 수지 배출게이트를 관통 형성하고, 이 배출게이트의 출구에 수지의 최종 충진 공간이 되는 필름층을 부착한 것을 특징으로 하는 반도체 패키지 제조용 몰드 금형 및, 이를 이용한 몰딩 방법을 제공한다.
반도체 패키지, 몰딩, 보이드, 몰딩 금형, 필름, 수지, 배출게이트

10. 发明公开

KR1020150094565A 반도체 패키지 제작 방법 有权
标题翻译：半导体封装制造方法
公开(公告)号：KR1020150094565A
公开(公告)日：2015-08-19
申请号：KR1020150107440
申请日：2015-07-29
申请人： 앰코 테크놀로지 코리아 주식회사
发明人： 김재윤 , 임기태 , 정운갑 , 조병우 , 나도현 , 김진성 , 박동주 , 한규완 , 정지영 , 윤주훈
IPC分类号： H01L23/488 , H01L23/12 , H01L25/07 , H01L23/28
CPC分类号： H01L2224/16225 , H01L2224/73253 , H01L2924/15311 , H01L2924/181 , H01L2924/00012
摘要： 본 발명의 반도체 패키지 제작 방법은, 하부에 칩 패드가 형성된 반도체 다이를 접착 부재를 이용하여 확장용 기판의 하부면에 접착하는 과정과, 상기 확장용 기판 상의 소정 위치에 다수의 재배치 I/O를 위한 재배치 도전성 범프를 형성하는 과정과, 다수의 하부 I/O를 위한 하부 도전성 범프가 형성된 기판을 준비하는 과정과, 서로 대응하는 재배치 도전성 범프와 하부 도전성 범프가 맞닿고, 상기 반도체 다이의 칩 패드가 상기 기판의 배선층에 맞닿도록 하여 상기 확장용 기판과 상기 기판을 접착시키는 과정을 포함할 수 있다.
摘要翻译：一种半导体封装制造方法，其特征在于，包括：通过使用接合部件将半导体管芯接合在其上形成有用于膨胀的基板的下侧的芯片焊盘的下部的工序; 在用于扩展的基板上的预定位置上形成用于多个再分配I / O的重新分配导电凸块的工序; 制备其中形成用于多个下部I / O的下导电凸块的基板的工艺; 以及通过将面对的重新分配导电凸块和下导电泵端放置到端部并且将半导体管芯的芯片焊盘和衬底的布线层的端部到端部放置来结合用于扩展的衬底和衬底的工艺。

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