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1. 发明授权

KR100650468B1 반도체 집적 회로 장치 및 그 제조 방법 有权
标题翻译：半导体集成电路装置及其制造方法
公开(公告)号：KR100650468B1
公开(公告)日：2006-11-28
申请号：KR1020000032336
申请日：2000-06-13
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 마쯔오까히데유끼 , 야마다사또루 , 아사노이사무 , 나가이료 , 세끼구찌도모노리 , 다께무라리이찌로
IPC分类号： H01L27/108
CPC分类号： H01L27/10855 , H01L27/0207 , H01L27/10814 , H01L27/10885 , H01L27/10894 , H01L27/10897 , Y10S257/906 , Y10S257/907 , Y10S257/908
摘要： 개방형 비트선 배치를 갖는 DRAM은 폴드 비트선 배치를 갖는 DRAM에 비해 셀 면적을 저감시킬 수 있는 특징을 갖지만, 노이즈에 약하다는 문제점이 있다. 종래의 개방형 비트선 배치를 갖는 DRAM은 비트선 용량이 크기 때문에 노이즈에 약하고, 또한 셀 면적이 크다는 문제가 있으며, 비트선 용량이 작은 결과로 하여 노이즈에 강하고, 또한 셀 면적이 작은 개방형 비트선을 갖는 DRAM은 없었다. 본 발명에서는 비트선 용량을 저감시키기 위해, 캐패시터 하부 전극 플러그 개구 공정을 비트선에 대해 비자기 정합 프로세스로 한다. 동시에 셀 면적을 증대시키지 않기 위해, 비트선을 세선화하고, 게다가 캐패시터 하부 전극 플러그를 비트선과의 간격을 증대시키는 방향으로 어긋나게 하고, 또한 컨택트 직경을 축소하는 구조로 한다. 이에 따라, 노이즈 내성에 우수하고, 셀 면적이 작은 개방형 비트선 배치를 갖는 반도체 기억 장치를 실현할 수 있다.
워드선, 비트선, 감지 증폭기, 메모리셀, Si 기판, 소자 분리 영역, 게이트 전극, Y 선택 게이트, 프리차지 회로

2. 发明授权

KR100518708B1 반도체 장치 失效
公开(公告)号：KR100518708B1
公开(公告)日：2005-10-05
申请号：KR1020000015700
申请日：2000-03-28
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 세끼구찌도모노리 , 다께무라리이찌로 , 가지갸가즈히꼬 , 기무라가쯔따까 , 다까하시쯔기오
IPC分类号： G11C11/407
CPC分类号： G11C7/02 , G11C5/06 , G11C5/063 , G11C8/08 , G11C8/14 , G11C11/408 , G11C11/4085 , G11C11/4096 , G11C11/4097 , H01L27/0207 , H01L27/10814 , H01L27/10882
摘要： 미세 가공을 추구한 고집적 DRAM에 있어서는, 데이터선-워드선간의 커플링 용량이, 데이터선쌍간에 언밸런스하다. 데이터선-워드선간의 커플링 용량이 언밸런스하면, 데이터선을 증폭시킬 때에 워드선에 생기는 노이즈가 크기 때문에, 데이터선 상의 미소 신호가 열화하고, 데이터를 잘못하여 증폭시킬 위험이 크다.
하나의 데이터선에 접속되는 복수의 메모리셀에 접속되는 복수의 워드선을, 하나씩, 또는 복수개씩, 교대로, 상호 메모리 어레이의 반대측에 배치한 서브 워드 드라이버열에 접속한다.
데이터선 증폭시에, 플러스/마이너스의 워드선 노이즈가 서브 워드 드라이버 내에서 상쇄하여, 워드선 노이즈를 저감시킬 수 있다. 따라서, 감지 증폭기가 판독하는 신호의 열화를 방지할 수 있어, 메모리 동작의 신뢰성을 높일 수 있다.

3. 发明授权

KR101126944B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101126944B1
公开(公告)日：2012-03-20
申请号：KR1020090034629
申请日：2009-04-21
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 한자와사또루 , 구메히또시 , 데라오모또야스 , 세끼구찌도모노리 , 사엔마꼬또
IPC分类号： H01L21/8247 , H01L27/115
摘要： 고신뢰 동작의 대용량 상변화 메모리 모듈을 실현한다. 본 발명에 따른 반도체 장치는, 칼코게나이드 재료를 이용한 기억층과 다이오드로 구성된 메모리 셀을 적층한 구조의 메모리 어레이를 갖고, 선택된 메모리 셀이 위치하는 층에 따라서, 초기화 조건 및 재기입 조건이 변경되는 것이다. 커런트 미러 회로를 동작에 따라서 선택함과 함께, 전압 선택 회로와 커런트 미러 회로에서의 리세트 전류의 제어 기구에 의해, 초기화 조건 및 재기입 조건(여기서는, 리세트 조건)을 동작에 따라서 변경한다.
상변화 메모리, 메인 영역, 스페어 영역, 데이터베이스, 로컬 셀 어레이
摘要翻译：实现高可靠性操作的高容量相变存储器模块。根据本发明的半导体器件，具有硫族化物材料存储层和一个存储器阵列的在由使用中，根据在所选择的存储器单元的位置，改变初始化条件的层的叠层型存储单元的二极管结构，并重写条件这将是。根据改变，通过复位条件和重写条件（这里，复位条件），在根据选定的在操作中的电流反射镜电路的方块，以重新控制在电压选择电路的设定电流与电流镜电路的操作的机制。

4. 发明授权

KR101049018B1 반도체 장치 有权
公开(公告)号：KR101049018B1
公开(公告)日：2011-07-12
申请号：KR1020090036657
申请日：2009-04-27
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 오노가즈오 , 다께무라리이찌로 , 세끼구찌도모노리
IPC分类号： G11C11/15
CPC分类号： G11C13/0023 , G11C7/18 , G11C11/1655 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C13/00 , G11C13/0004 , G11C13/0026 , G11C13/0069 , G11C13/02 , G11C2013/0078 , G11C2213/79
摘要： 메모리 셀의 저항값이 논리값 "1"과 "0"의 사이에서 변화하는 저항 변화형 메모리에서, 전원 전압을 높이지 않고 재기입 전류를 증대시키고, 동시에 재기입 후의 저항 상태의 메모리 어레이 내 장소 의존성을 저감하는 기술을 제공한다. 저항 변화형 메모리에서, 비트선을 계층화하고, 로컬 비트선 LBL의 양단에 글로벌 비트선 GBL에 접속하기 위한 비트선 선택 스위치 BLSW를 설치하고, 기입시와 판독시에서 비트선 선택 스위치 BLSW의 제어 방법을 절환하여, 각각에 최적인 어레이 구성을 실현한다. 구체적으로는, 기입 및 판독시에, 비트선 선택 스위치 BLSW를 동시에 ON시킴으로써 병렬로 2개의 전류 패스를 설치한다.
비트선, 반도체 장치, 비트선 선택 스위치, 메모리 셀, 선택 소자, 로컬 비트선, 로컬 소스선, 기입, 판독

5. 发明公开

KR1020110044186A 반도체 장치 无效
标题翻译：半导体器件
公开(公告)号：KR1020110044186A
公开(公告)日：2011-04-28
申请号：KR1020110030136
申请日：2011-04-01
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 한자와사또루 , 구메히또시 , 데라오모또야스 , 세끼구찌도모노리 , 사엔마꼬또
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： G01R31/31715 , G11C13/0004 , G11C13/0069 , G11C2013/0083 , G11C2213/71 , G11C2213/72 , Y10T29/49169 , H01L45/06 , H01L45/144
摘要： PURPOSE: A semiconductor device is provided to memorize information using a state change of a chalcogenide material to detect the difference between resistance values according to the state of the chalcogenide material, thereby realizing a large capacity phase-change memory module with high reliability. CONSTITUTION: A phase-change memory array is composed of a user area(UFD) and a vendor area(BFD). The user area is composed of a recording layer made of a chalcogenide material and a diode of cell selection. A block is formed using pages made of a main area and a spare area. The main area memorizes information from an external device. Bad block information for a memory cell of the main area is recorded in the spare area.
摘要翻译：目的：提供一种使用硫族化物材料的状态变化来存储信息的半导体器件，以根据硫族化物材料的状态检测电阻值之间的差异，从而实现高可靠性的大容量相变存储器模块。构成：相变存储器阵列由用户区域（UFD）和供应商区域（BFD）组成。用户区由硫族化物材料制成的记录层和电池选择二极管组成。使用由主区域和备用区域构成的页面形成块。主区域从外部设备存储信息。主区域的存储单元的坏块信息被记录在备用区中。

6. 发明公开

KR1020000071493A 반도체 장치 失效
公开(公告)号：KR1020000071493A
公开(公告)日：2000-11-25
申请号：KR1020000015700
申请日：2000-03-28
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 세끼구찌도모노리 , 다께무라리이찌로 , 가지갸가즈히꼬 , 기무라가쯔따까 , 다까하시쯔기오
IPC分类号： G11C11/407
CPC分类号： G11C7/02 , G11C5/06 , G11C5/063 , G11C8/08 , G11C8/14 , G11C11/408 , G11C11/4085 , G11C11/4096 , G11C11/4097 , H01L27/0207 , H01L27/10814 , H01L27/10882 , G11C5/025 , G11C7/06 , G11C11/4091
摘要： 미세가공을추구한고집적 DRAM에있어서는, 데이터선-워드선간의커플링용량이, 데이터선쌍간에언밸런스하다. 데이터선-워드선간의커플링용량이언밸런스하면, 데이터선을증폭시킬때에워드선에생기는노이즈가크기때문에, 데이터선상의미소신호가열화하고, 데이터를잘못하여증폭시킬위험이크다. 하나의데이터선에접속되는복수의메모리셀에접속되는복수의워드선을, 하나씩, 또는복수개씩, 교대로, 상호메모리어레이의반대측에배치한서브워드드라이버열에접속한다. 데이터선증폭시에, 정부(正負)의워드선노이즈가서브워드드라이버내에서상쇄하여, 워드선노이즈를저감시킬수 있다. 따라서, 감지증폭기가판독하는신호의열화를방지할수 있어, 메모리동작의신뢰성을높일수 있다.

7. 发明授权

KR100944058B1 반도체 기억 장치 失效
标题翻译：半导体存储设备
公开(公告)号：KR100944058B1
公开(公告)日：2010-02-24
申请号：KR1020080067061
申请日：2008-07-10
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 오노가즈오 , 다께무라리이찌로 , 세끼구찌도모노리
IPC分类号： G11C13/02 , G11C16/00
CPC分类号： G11C13/0064 , G11C13/0011 , G11C13/0069 , G11C16/3468 , G11C2013/0066 , G11C2013/009 , G11C2213/52 , G11C2213/79
摘要： 저항 변화형 메모리에서, 프로그램 후의 저항값의 변동을 저감하고, 그에 의해 고속의 메모리 셀의 재기입 기술을 제공한다. 저항 변화형 메모리 셀과 직렬로 레퍼런스 저항을 접속하고, 메모리 셀과 레퍼런스 저항의 중간 노드의 전위가 임계 전압을 초과하여 상승했을 때, 이를 센스 앰프를 이용하여 검지하여, 기입 동작을 정지시킨다.
고체 전해질 메모리 디바이스, 메모리 칩, 메모리 뱅크, 제어 회로
摘要翻译：在电阻变化型存储器中，编程之后的电阻值的变化减小，从而提供存储单元的高速重写技术。当参考电阻与电阻变化型存储单元串联连接并且存储单元和参考电阻之间的中间节点的电位升高到阈值电压以上时，使用读出放大器检测检测，并停止写入操作。

8. 发明公开

KR1020090111784A 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR1020090111784A
公开(公告)日：2009-10-27
申请号：KR1020090034629
申请日：2009-04-21
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 한자와사또루 , 구메히또시 , 데라오모또야스 , 세끼구찌도모노리 , 사엔마꼬또
IPC分类号： H01L21/8247 , H01L27/115
CPC分类号： G11C16/3436 , G11C16/10
摘要： PURPOSE: A semiconductor device is provided to perform a large-capacity phase change memory module of a high reliable operation by changing an initiation condition and a rewriting condition according to an operation. CONSTITUTION: A nonvolatile memory has a first region, a second region, and a third region. The first region is formed by a plurality of first memory cells having a first memory device, and maintains first information supplied from an outer part of the nonvolatile memory. The second region is formed by the first memory cells(MC00~MCnn), and memorizes second information which is error bit information of the first memory cells in the first region. The third region is formed by a plurality of second memory cells having a second memory device.
摘要翻译：目的：提供一种半导体器件，用于通过根据操作改变启动条件和重写条件来执行高可靠操作的大容量相变存储器模块。构成：非易失性存储器具有第一区域，第二区域和第三区域。第一区域由具有第一存储器件的多个第一存储器单元形成，并且保持从非易失性存储器的外部部分提供的第一信息。第二区域由第一存储单元（MC00〜MCnn）形成，并存储作为第一区域中的第一存储单元的错误位信息的第二信息。第三区域由具有第二存储器件的多个第二存储单元形成。

9. 发明公开

KR1020060049444A 반도체 기억 장치 无效
公开(公告)号：KR1020060049444A
公开(公告)日：2006-05-19
申请号：KR1020050043637
申请日：2005-05-24
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 엘피다 메모리, 아이엔씨.
发明人： 다께무라리이찌로 , 아끼야마사또루 , 한자와사또루 , 세끼구찌도모노리 , 가지가야가즈히꼬
IPC分类号： G11C11/401 , G11C11/407 , G11C11/4097 , H01L21/108
CPC分类号： G11C11/405 , G11C11/4097 , H01L27/0207 , H01L27/108 , H01L27/10814 , H01L27/10873
摘要： 고속 동작을 실현하는 것이 가능한 반도체 기억 장치를 제공한다. 또한, 고집적화이고 또한 고속 동작을 실현하는 것이 가능한 반도체 기억 장치를 제공한다. 정보를 기억하는 캐패시터 CAP가 접속되는 확산층 영역 DIFF(SN)의 양측에 트랜지스터 MT1, MT2를 배치하고, 각각의 트랜지스터 MT1, MT2의 다른 확산층 영역 DIFF를 동일한 비트선 BL에 접속한다. 메모리 셀 MC에 대하여 액세스를 행할 때에는, 2개의 트랜지스터 MT1, MT2를 활성화하여 판독한다. 또한 메모리 셀 MC에 대하여 기입 동작을 행할 때에는, 2개의 트랜지스터 MT1, MT2를 이용하여 캐패시터에 전하의 기입을 행한다.
비트선 컨택트, 캐패시터, 메모리 셀, I/O 제어부, 크로스 커플형 앰프

10. 发明公开

KR1020060043391A 반도체 기억 장치 失效
标题翻译：半导体存储设备
公开(公告)号：KR1020060043391A
公开(公告)日：2006-05-15
申请号：KR1020050018011
申请日：2005-03-04
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 아끼야마사또루 , 다께무라리이찌로 , 가와하라다까유끼 , 세끼구찌도모노리
IPC分类号： G11C7/06 , G11C11/4091
CPC分类号： G11C11/4091 , G11C7/065 , G11C2207/065 , H01L27/10897
摘要： 미세화가 진행되면, 센스 앰프의 오프셋이 증가하여, 판독 시에 오동작이 나타나, 칩의 수율을 저하시킨다. 복수의 풀다운 회로와 하나의 풀업 회로로 구성되는 센스 앰프 회로를 갖는다. 또한, 복수의 풀다운 회로 중, 그 하나에서, 풀다운 회로를 구성하는 트랜지스터는 다른 쪽 풀다운 회로를 구성하는 트랜지스터보다 채널 길이나 채널 폭 등의 상수가 큰 것을 특징으로 한다. 또한, 복수의 풀다운 회로 중, 트랜지스터의 상수가 큰 풀다운 회로를 먼저 활성화하고, 그 후 다른 하나의 풀다운 회로와 풀업 회로를 활성화하여 판독을 행한다.
센스 앰프 회로, 오프셋, 풀다운 회로, 풀업 회로, 메모리셀, 판독
摘要翻译：随着小型化的进展，读出放大器的偏移增加，并且在读取时出现故障，从而降低了芯片的成品率。以及由多个下拉电路和一个上拉电路组成的读出放大器电路。此外，多个下拉电路的，在构成下拉电路的晶体管中的一个的特征在于恒定的，如构成另一个下拉电路沟道长度和沟道宽度大是更晶体管。此外，多个下拉电路的，对于一个下拉电路中的晶体管的恒定激活的第一，然后激活下拉电路的不同的一个和一个上拉电路执行读取。

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