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1. 发明授权

KR100650468B1 반도체 집적 회로 장치 및 그 제조 방법 有权
标题翻译：半导体集成电路装置及其制造方法
公开(公告)号：KR100650468B1
公开(公告)日：2006-11-28
申请号：KR1020000032336
申请日：2000-06-13
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 마쯔오까히데유끼 , 야마다사또루 , 아사노이사무 , 나가이료 , 세끼구찌도모노리 , 다께무라리이찌로
IPC分类号： H01L27/108
CPC分类号： H01L27/10855 , H01L27/0207 , H01L27/10814 , H01L27/10885 , H01L27/10894 , H01L27/10897 , Y10S257/906 , Y10S257/907 , Y10S257/908
摘要： 개방형 비트선 배치를 갖는 DRAM은 폴드 비트선 배치를 갖는 DRAM에 비해 셀 면적을 저감시킬 수 있는 특징을 갖지만, 노이즈에 약하다는 문제점이 있다. 종래의 개방형 비트선 배치를 갖는 DRAM은 비트선 용량이 크기 때문에 노이즈에 약하고, 또한 셀 면적이 크다는 문제가 있으며, 비트선 용량이 작은 결과로 하여 노이즈에 강하고, 또한 셀 면적이 작은 개방형 비트선을 갖는 DRAM은 없었다. 본 발명에서는 비트선 용량을 저감시키기 위해, 캐패시터 하부 전극 플러그 개구 공정을 비트선에 대해 비자기 정합 프로세스로 한다. 동시에 셀 면적을 증대시키지 않기 위해, 비트선을 세선화하고, 게다가 캐패시터 하부 전극 플러그를 비트선과의 간격을 증대시키는 방향으로 어긋나게 하고, 또한 컨택트 직경을 축소하는 구조로 한다. 이에 따라, 노이즈 내성에 우수하고, 셀 면적이 작은 개방형 비트선 배치를 갖는 반도체 기억 장치를 실현할 수 있다.
워드선, 비트선, 감지 증폭기, 메모리셀, Si 기판, 소자 분리 영역, 게이트 전극, Y 선택 게이트, 프리차지 회로

2. 发明授权

KR100561552B1 반도체 장치의 제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR100561552B1
公开(公告)日：2006-03-17
申请号：KR1019990036068
申请日：1999-08-28
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 아사쿠라히사오 , 타다키요시타카 , 세키구치토시히로 , 나가이료 , 미야모토마사후미 , 나카무라마사유키
IPC分类号： H01L21/336
CPC分类号： H01L27/10894 , H01L21/823857 , H01L27/10852 , H01L27/10873 , Y10S438/981
摘要： 상대적으로 얇은 게이트 절연막의 형성영역에 있어서 게이트 절연막을 에칭 제거하기 위한 마스크로서 포토레지스트막을 사용하고, 그것으로부터 노출하는 반도체 기판에 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 일괄해서 도입한다.
반도체, 반도체 장치, 게이트 절연막, 에칭 제거, 포토레지스트, 반도체 기판, 전계효과 트랜지스터

3. 发明公开

KR1020010020983A 반도체 집적 회로 장치 및 그 제조 방법 有权
标题翻译：半导体集成电路器件及其制造
公开(公告)号：KR1020010020983A
公开(公告)日：2001-03-15
申请号：KR1020000032336
申请日：2000-06-13
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 마쯔오까히데유끼 , 야마다사또루 , 아사노이사무 , 나가이료 , 세끼구찌도모노리 , 다께무라리이찌로
IPC分类号： H01L27/108
CPC分类号： H01L27/10855 , H01L27/0207 , H01L27/10814 , H01L27/10885 , H01L27/10894 , H01L27/10897 , Y10S257/906 , Y10S257/907 , Y10S257/908
摘要： PURPOSE: To improve noise resistance of a semiconductor integrated circuit device and in addition, to reduce the cell area of the device by respectively arranging first conductor layers in regions surrounded by work lines and bit lines, with the center of the conductor layers which are deviated from the center line of an active region formed along a third direction. CONSTITUTION: With respect to the direction of word lines, the distance between the centers of adjacent upper capacitor electrode plugs 22 is made longer than that between the centers of adjacent lower capacitor electrode plugs 16. With respect to the direction of bit lines, in addition, the distance between the centers of the adjacent upper capacitor electrode plugs 22 is made shorter than that between the centers of the adjacent lower capacitor electrode plugs 16. Consequently, short-circuiting with the bit line can be prevented, without using the self-aligning contact forming technique. Since the lower capacitor electrode plugs 16 are opened to be large, in addition, sufficient plug superposition can be secured even if the upper capacitor electrode plugs 22 are offset.
摘要翻译：目的：提高半导体集成电路器件的抗噪性，并且通过在由工作线和位线包围的区域中分别布置第一导体层来减小器件的单元面积，导体层的中心偏离从沿着第三方向形成的有源区的中心线。构成：对于字线的方向，使相邻的上部电容器电极插头22的中心之间的距离比相邻的下部电容器电极插头16的中心之间的距离长。相对于位线的方向，另外相邻的上部电容器电极插头22的中心之间的距离比相邻的下部电容器电极插头16的中心之间的距离短。因此，可以防止与位线的短路而不使用自对准接触成形技术。由于较低的电容器电极插头16打开得很大，另外，即使上部电容器电极插头22偏移，也可以确保足够的插头重叠。

4. 发明公开

KR1020000022778A 반도체 장치의 제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020000022778A
公开(公告)日：2000-04-25
申请号：KR1019990036068
申请日：1999-08-28
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 아사쿠라히사오 , 타다키요시타카 , 세키구치토시히로 , 나가이료 , 미야모토마사후미 , 나카무라마사유키
IPC分类号： H01L21/336
CPC分类号： H01L27/10894 , H01L21/823857 , H01L27/10852 , H01L27/10873 , Y10S438/981
摘要： PURPOSE: A method is provided to enhance the yields and reliability of semiconductor devices as well as to reduce expenses for the semiconductor devices by en bloc introducing impurities for controlling threshold voltages of n- and p-channel type field effect transistor. CONSTITUTION: A thin-film portion is exposed on a main surface of a semiconductor substrate (1). A photoresist layer(3e) is formed to peel out a thick film. The photoresist layer(3e) is used as a mask. Impurities for controlling threshold voltages for both nMISFET and pMISFET of the thick film are introduced en bloc, to thereby avoid an increase the number of patterning removal processes of the photoresist in controlling the threshold voltages of the nMISFET and pMISFET of the thick film as well as to reduce a time period for manufacturing semiconductor devices.
摘要翻译：目的：提供一种提高半导体器件的产量和可靠性的方法，以及通过整体引入用于控制n沟道型和p沟道型场效应晶体管的阈值电压的杂质来降低半导体器件的开销。构成：在半导体衬底（1）的主表面上露出薄膜部分。形成光致抗蚀剂层（3e）以剥离厚膜。光致抗蚀剂层（3e）用作掩模。用于控制厚膜的nMISFET和pMISFET的阈值电压的杂质被整体引入，从而避免在控制厚膜的nMISFET和pMISFET的阈值电压的同时增加光致抗蚀剂的图案去除过程的数量，以及以减少制造半导体器件的时间。

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