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1. 发明授权

KR100977339B1 반도체 장치 失效
标题翻译：半导体器件
公开(公告)号：KR100977339B1
公开(公告)日：2010-08-20
申请号：KR1020040012918
申请日：2004-02-26
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 아끼야마사또루 , 사까따다께시 , 와따나베다까오
IPC分类号： G06F12/08
CPC分类号： G06F12/0804 , G06F12/0864 , G06F12/0893 , G06F2212/2024
摘要： 종래의 SRAM을 이용하여 메모리의 기억 용량을 크게 하면, 칩 사이즈가 커지게 되어 비용이 증가한다. 나아가서는, 데이터 유지 전류가 증가하는 과제가 있었다. SRAM보다 메모리 셀 면적이 작은, SESO 메모리나 상 변화 메모리를 이용한다. SESO나 상 변화 메모리 등으로 구성되는 메모리 뱅크를 복수 갖는다. 기입 속도(m)와 판독 속도(n)의 비 (m/n)의 웨이 수로 이루어지는 캐시 메모리를 이용한다. 캐쉬로부터의 재기입 동작을, 동일한 메모리 뱅크에 연속시키지 않도록 제어한다. 고집적 메모리 셀을 이용함으로써, 데이터 기억 용량이 큰 메모리를, 칩 사이즈를 증대시키지 않고 실현할 수 있다. 데이터 유지 전류가 작은 메모리를 실현할 수 있다. 소량의 캐쉬 메모리를 이용함으로써, 기입 속도가 느린 메모리를 이용한 경우에도, 외부 액세스가 지연되지 않는 데이터 처리 시스템을 실현할 수 있다.
메모리 뱅크, 캐쉬 메모리, 데이터 버스, 입출력 노드, 메모리 셀
摘要翻译：如果通过使用传统的SRAM来增加存储器的存储容量，则芯片尺寸变大并且成本增加。此外，存在数据保持电流增加的问题。使用SESO存储器或相变存储器，其存储器单元面积比SRAM小。并且包括SESO，相变存储器等的多个存储体。写速度m与读速度n（m / n）的比率。来自高速缓存的重写操作被控制，以便不会继续到同一存储体。通过使用高度集成的存储单元，可以在不增加芯片尺寸的情况下实现具有大数据存储容量的存储器。可以实现具有小数据保持电流的存储器。通过使用少量的高速缓冲存储器，即使在使用慢写入速度的存储器的情况下，也能够实现不延迟外部访问的数据处理系统。

2. 发明授权

KR101070552B1 반도체 기억 장치 失效
公开(公告)号：KR101070552B1
公开(公告)日：2011-10-05
申请号：KR1020050018011
申请日：2005-03-04
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 아끼야마사또루 , 다께무라리이찌로 , 가와하라다까유끼 , 세끼구찌도모노리
IPC分类号： G11C7/06 , G11C11/4091
CPC分类号： G11C11/4091 , G11C7/065 , G11C2207/065 , H01L27/10897
摘要： 미세화가진행되면, 센스앰프의오프셋이증가하여, 판독시에오동작이나타나, 칩의수율을저하시킨다. 복수의풀다운회로와하나의풀업회로로구성되는센스앰프회로를갖는다. 또한, 복수의풀다운회로중, 그하나에서, 풀다운회로를구성하는트랜지스터는다른쪽 풀다운회로를구성하는트랜지스터보다채널길이나채널폭 등의상수가큰 것을특징으로한다. 또한, 복수의풀다운회로중, 트랜지스터의상수가큰 풀다운회로를먼저활성화하고, 그후 다른하나의풀다운회로와풀업회로를활성화하여판독을행한다.

3. 发明公开

KR1020060049444A 반도체 기억 장치 无效
公开(公告)号：KR1020060049444A
公开(公告)日：2006-05-19
申请号：KR1020050043637
申请日：2005-05-24
申请人： 가부시키가이샤 히타치세이사쿠쇼 , 엘피다 메모리, 아이엔씨.
发明人： 다께무라리이찌로 , 아끼야마사또루 , 한자와사또루 , 세끼구찌도모노리 , 가지가야가즈히꼬
IPC分类号： G11C11/401 , G11C11/407 , G11C11/4097 , H01L21/108
CPC分类号： G11C11/405 , G11C11/4097 , H01L27/0207 , H01L27/108 , H01L27/10814 , H01L27/10873
摘要： 고속 동작을 실현하는 것이 가능한 반도체 기억 장치를 제공한다. 또한, 고집적화이고 또한 고속 동작을 실현하는 것이 가능한 반도체 기억 장치를 제공한다. 정보를 기억하는 캐패시터 CAP가 접속되는 확산층 영역 DIFF(SN)의 양측에 트랜지스터 MT1, MT2를 배치하고, 각각의 트랜지스터 MT1, MT2의 다른 확산층 영역 DIFF를 동일한 비트선 BL에 접속한다. 메모리 셀 MC에 대하여 액세스를 행할 때에는, 2개의 트랜지스터 MT1, MT2를 활성화하여 판독한다. 또한 메모리 셀 MC에 대하여 기입 동작을 행할 때에는, 2개의 트랜지스터 MT1, MT2를 이용하여 캐패시터에 전하의 기입을 행한다.
비트선 컨택트, 캐패시터, 메모리 셀, I/O 제어부, 크로스 커플형 앰프

4. 发明公开

KR1020060043391A 반도체 기억 장치 失效
标题翻译：半导体存储设备
公开(公告)号：KR1020060043391A
公开(公告)日：2006-05-15
申请号：KR1020050018011
申请日：2005-03-04
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 아끼야마사또루 , 다께무라리이찌로 , 가와하라다까유끼 , 세끼구찌도모노리
IPC分类号： G11C7/06 , G11C11/4091
CPC分类号： G11C11/4091 , G11C7/065 , G11C2207/065 , H01L27/10897
摘要： 미세화가 진행되면, 센스 앰프의 오프셋이 증가하여, 판독 시에 오동작이 나타나, 칩의 수율을 저하시킨다. 복수의 풀다운 회로와 하나의 풀업 회로로 구성되는 센스 앰프 회로를 갖는다. 또한, 복수의 풀다운 회로 중, 그 하나에서, 풀다운 회로를 구성하는 트랜지스터는 다른 쪽 풀다운 회로를 구성하는 트랜지스터보다 채널 길이나 채널 폭 등의 상수가 큰 것을 특징으로 한다. 또한, 복수의 풀다운 회로 중, 트랜지스터의 상수가 큰 풀다운 회로를 먼저 활성화하고, 그 후 다른 하나의 풀다운 회로와 풀업 회로를 활성화하여 판독을 행한다.
센스 앰프 회로, 오프셋, 풀다운 회로, 풀업 회로, 메모리셀, 판독
摘要翻译：随着小型化的进展，读出放大器的偏移增加，并且在读取时出现故障，从而降低了芯片的成品率。以及由多个下拉电路和一个上拉电路组成的读出放大器电路。此外，多个下拉电路的，在构成下拉电路的晶体管中的一个的特征在于恒定的，如构成另一个下拉电路沟道长度和沟道宽度大是更晶体管。此外，多个下拉电路的，对于一个下拉电路中的晶体管的恒定激活的第一，然后激活下拉电路的不同的一个和一个上拉电路执行读取。

5. 发明公开

KR1020040095619A 반도체 장치 失效
标题翻译：半导体器件集成在一个芯片上，使用小量的高速缓存存储器
公开(公告)号：KR1020040095619A
公开(公告)日：2004-11-15
申请号：KR1020040012918
申请日：2004-02-26
申请人： 가부시키가이샤 히타치세이사쿠쇼
发明人： 아끼야마사또루 , 사까따다께시 , 와따나베다까오
IPC分类号： G06F12/08
CPC分类号： G06F12/0804 , G06F12/0864 , G06F12/0893 , G06F2212/2024
摘要： PURPOSE: A semiconductor device integrated on one chip is provided to hide a low-speed write operation by adding a small amount of cache memory in case that a memory cell of the low-speed write operation is used. CONSTITUTION: Multiple memory banks respectively have the memory cells that a write operation is slower than a read operation. The cache memory relays access to the memory bank from the outside. The cache memory has a way number same or larger than a value determined by a ratio of a write cycle of the memory cell to the read cycle of the memory cell.
摘要翻译：目的：集成在一个芯片上的半导体器件用于通过在使用低速写入操作的存储单元的情况下添加少量高速缓冲存储器来隐藏低速写入操作。构成：多个存储体分别具有写操作比读取操作慢的存储器单元。缓存存储器从外部中继存取存储体。高速缓冲存储器具有与由存储器单元的写入周期与存储器单元的读取周期的比率确定的值相同或更大的方式。

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