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51. 发明授权

KR1019900004887B1 테스트회로를 갖춘 반도체 집적회로 장치 失效
标题翻译：具有测试电路的半导体集成电路器件
公开(公告)号：KR1019900004887B1
公开(公告)日：1990-07-09
申请号：KR1019850005702
申请日：1985-08-07
申请人： 후지쯔 가부시끼가이샤
发明人： 오오바오삼 , 요시다마꼬도
IPC分类号： G01R31/28 , G01L27/00
CPC分类号： G11C29/20 , G01R31/318516
摘要： A semiconductor integrated circuit device comprises (a) a plurality of a gate cells (2) arranged in a matrix, (b) wiring means for connecting the gate cells so as to constitute a logic circuit, and (c) a test circuit comprising a plurality of row and column wires (3,4) provided along said gate cells (2) for selecting and reading out any gate cell to be tested, a plurality of switching means (5) arranged in a matrix, row selection means (9,6) for selecting any of said row selection wires, and output means (7,8,11) for reading out any of said selected gate cells arranged in said logic circuit through a corresponding column read-out wire.
摘要翻译：一种半导体集成电路器件，包括：（a）以矩阵形式布置的多个栅极单元（2），（b）用于连接所述栅极单元以构成逻辑电路的布线装置，以及（c）包括沿着所述门单元（2）设置的用于选择和读出要测试的任何门单元的多个行和列线（3,4），以矩阵排列的多个开关装置（5），行选择装置以及用于通过相应的列读出线读出布置在所述逻辑电路中的所述选择的栅极单元中的任一个的输出装置（7,8,11）。

52. 发明授权

KR101908246B1 시스템 메모리의 온도 제어 有权
公开(公告)号：KR101908246B1
公开(公告)日：2018-10-15
申请号：KR1020177001358
申请日：2015-06-26
申请人： 인텔 코포레이션
发明人： 랜가라얀,타누나탄 , 리스부드,비나야크피. , 야스민,타바숨
IPC分类号： G06F1/20 , G06F3/06 , G05D23/19
CPC分类号： G06F1/206 , G06F11/3037 , G06F11/3058 , G11C5/04 , G11C7/04 , G11C29/20 , G11C29/46 , G11C29/52 , G11C29/76 , G11C2029/0407 , G11C2029/0409 , Y02D10/16
摘要： 실시예에서, 프로세서는명령어들을실행하기위한적어도하나의코어및 적어도하나의코어에결합되는메모리제어기를포함한다. 다음으로, 메모리제어기는, 제1 메모리디바이스의온도가열 임계값을초과한것에응답하여, 프로세서에결합된제1 메모리디바이스상에저장된데이터의프로세서에결합된제2 메모리디바이스로의동적전송을야기하기위한스페어로직을포함한다. 기타실시예들도설명되고권리청구된다.

53. 发明授权

KR101861027B1 집적 회로 결함 검출 및 복구 有权
公开(公告)号：KR101861027B1
公开(公告)日：2018-05-24
申请号：KR1020167013581
申请日：2014-12-22
申请人： 인텔 코포레이션
发明人： 퀘르바흐,브루스 , 쇤보른,테어도르제트. , 짐머만,데이비드제이. , 엘리스,데이비드지. , 햄프슨,크리스토퍼더블유. , 완,이파르 , 장,율란 , 말레라,라마크리슈나 , 루이,윌리엄케이.
IPC分类号： G11C29/10 , G06F11/263 , G06F11/27 , G11C29/36 , G11C29/44
CPC分类号： G11C29/38 , G06F11/263 , G06F11/27 , G11C11/406 , G11C29/10 , G11C29/1201 , G11C29/16 , G11C29/18 , G11C29/20 , G11C29/36 , G11C29/4401 , G11C29/72 , G11C29/78 , G11C29/783 , G11C2029/1202 , G11C2029/1204 , G11C2029/1206 , G11C2029/1208 , G11C2029/3602 , G11C2029/4402
摘要： 본설명에따르면, 디바이스는, 디바이스내에내장된자체테스트논리회로및 디바이스내에역시내장된자체복구논리회로를포함하는내부결함검출및 복구회로를포함한다. 일실시예에서, 내장된자체테스트논리회로는메모리내의결함있는메모리셀들을자동으로식별하도록구성될수 있다. 하나이상의결함있는메모리셀들의식별시에, 내장된자체복구논리회로는결함있는셀들을메모리내의예비셀들로대체함으로써결함있는메모리셀들을자동으로복구하도록구성될수 있다. 일실시예에서, 데이터패턴들이메모리주소들및 주기적주소오프셋들의함수로서발생된다. 다른양태들이본원에기술되어있다.

54. 发明公开

KR1020170088600A 스마트 셀프 리페어 장치 审中-实审
标题翻译：智能自我修复设备
公开(公告)号：KR1020170088600A
公开(公告)日：2017-08-02
申请号：KR1020160008681
申请日：2016-01-25
申请人： 에스케이하이닉스 주식회사
发明人： 심영보 , 이주현
IPC分类号： G11C29/44 , G11C29/00
CPC分类号： G11C29/12 , G11C17/18 , G11C29/08 , G11C29/1201 , G11C29/20 , G11C29/4401 , G11C29/78 , G11C29/785 , G11C29/804 , G11C2029/0407 , G11C2029/4402 , G11C2229/743
摘要： 본발명은스마트셀프리페어장치및 방법에관한것으로, 패키지리페어동작시리페어효율을향상시킬수 있도록하는기술이다. 이러한본 발명은패일어드레스에대한각 비트정보를퓨즈에저장하는퓨즈어레이, 패일이발생된타겟매트와타겟매트와센스앰프를공유하는인접한상부매트및 하부매트를리페어하도록제어하며, 패일모드에대응하여패일어드레스정보와, 로오퓨즈셋정보또는컬럼퓨즈셋정보를출력하는셀프리페어제어부, 패일어드레스정보와, 로오퓨즈셋정보또는상기컬럼퓨즈셋정보에대응하여리페어정보를퓨즈어레이에출력하는데이터제어부및 퓨즈어레이의럽처동작을제어하는럽처제어부를포함한다.
摘要翻译：智能型自我修复装置及方法技术领域本发明涉及一种智能型自我修复装置及方法，并且是用于提高包装修复操作中的修复效率的技术。本发明控制熔丝阵列，用于将天井衣服的每个比特信息存储在熔丝中，相邻的上垫和下垫与目标垫和读出放大器共享目标垫，相应大号连衣裙信息，劳伦斯熔丝组信息或列和自我修复控制器，L连衣裙信息用于输出熔丝组信息，劳伦斯熔丝组信息或响应于列熔丝输出修理信息设置信息转换成在熔丝阵列以及一个用于控制熔丝阵列除霜操作的除霜单元。

55. 发明授权

KR101752154B1 로우 어드레스 제어 회로, 이를 포함하는 반도체 메모리 장치 및 로우 어드레스 제어 방법 有权
标题翻译：行地址控制电路，包括其的半导体存储器件和行地址控制方法
公开(公告)号：KR101752154B1
公开(公告)日：2017-06-30
申请号：KR1020100107903
申请日：2010-11-02
申请人： 삼성전자주식회사
发明人： 양희갑 , 정우섭 , 박철성
IPC分类号： G11C29/20 , G11C11/406 , G11C11/4097 , G11C29/18
CPC分类号： G11C29/20 , G11C2029/1802
摘要： 반도체메모리장치의로우어드레스제어회로는테스트모드설정부, 어드레스카운터및 로우어드레스생성부를포함한다. 상기테스트모드설정부는테스트커맨드에응답하여테스트실행여부를결정하는테스트모드신호를제공한다. 상기어드레스카운터는순차적으로증가하는제 1 어드레스를생성한다. 상기로우어드레스생성부는상기테스트모드신호에응답하여상기제1 어드레스또는외부에서입력된제2 어드레스중 하나를리프레쉬어드레스로선택한다.
摘要翻译：半导体存储器件的行地址控制电路包括测试模式设置单元，地址计数器和行地址生成单元。测试模式设置单元提供用于响应于测试命令来确定是否执行测试的测试模式信号。地址计数器产生一个顺序增加的第一个地址。响应于测试模式信号，行地址发生器选择第一地址或外部输入的第二地址作为刷新地址。

56. 发明公开

KR1020170019444A 시스템 메모리의 온도 제어 审中-实审
标题翻译：控制系统存储器的温度
公开(公告)号：KR1020170019444A
公开(公告)日：2017-02-21
申请号：KR1020177001358
申请日：2015-06-26
申请人： 인텔 코포레이션
发明人： 랜가라얀,타누나탄 , 리스부드,비나야크피. , 야스민,타바숨
IPC分类号： G06F1/20 , G06F3/06 , G05D23/19
CPC分类号： G06F1/206 , G06F11/3037 , G06F11/3058 , G11C5/04 , G11C7/04 , G11C29/20 , G11C29/46 , G11C29/52 , G11C29/76 , G11C2029/0407 , G11C2029/0409 , Y02D10/16 , G05D23/1902 , G06F3/0683
摘要： 실시예에서, 프로세서는명령어들을실행하기위한적어도하나의코어및 적어도하나의코어에결합되는메모리제어기를포함한다. 다음으로, 메모리제어기는, 제1 메모리디바이스의온도가열 임계값을초과한것에응답하여, 프로세서에결합된제1 메모리디바이스상에저장된데이터의프로세서에결합된제2 메모리디바이스로의동적전송을야기하기위한스페어로직을포함한다. 기타실시예들도설명되고권리청구된다.
摘要翻译：在一个实施例中，处理器包括执行指令的至少一个核和耦合到所述至少一个核的存储器控制器。反过来，存储器控制器包括备用逻辑，用于响应于第一存储器件的温度超过热阈值，将存储在耦合到处理器的第一存储器件上的数据的动态传输耦合到耦合到处理器的第二存储器件。描述和要求保护其他实施例。

57. 发明公开

KR1020160093548A 반도체 기억 장치 및 데이터 기입 방법 审中-实审
标题翻译：半导体存储器件和数据写入方法
公开(公告)号：KR1020160093548A
公开(公告)日：2016-08-08
申请号：KR1020160006508
申请日：2016-01-19
申请人： 에스아이아이 세미컨덕터 가부시키가이샤
发明人： 고토도모츠구
IPC分类号： G11C7/10 , G11C8/06 , G11C8/10 , G11C7/18
CPC分类号： G11C8/18 , G11C8/10 , G11C16/08 , G11C16/3427 , G11C29/10 , G11C29/20 , G11C29/36 , G11C2029/1802
摘要： (과제) 행방향으로인접하는데이터워드사이에서비트의나열순이반전배치되는메모리어레이에있어서, 회로면적이큰 데이터유지회로와전압변환회로를필요로하지않는간편한회로구성의변경으로, 메모리용량의대소에관계없이 3 회의기입으로간섭조사용체커보드패턴을기입할수 있는반도체기억장치를제공한다. (해결수단) 제어회로로부터의제어신호에의해, 로우디코더와칼럼디코더가메모리어레이의단일어드레스선택모드이외에각각전체선택모드와짝홀수별선택모드로동작전환이가능한구성으로하였다.
摘要翻译：在与行方向相邻的数据字之间的位顺序地反向排列的存储器阵列中，提供了一种半导体存储器件，其可以对存储器容量的大小而进行三次写入用于干涉照射的校验板图案，通过改变简单的电路结构，不需要具有大电路面积的数据维持电路和电压转换电路。通过来自控制电路的控制信号，除了存储器阵列的单个地址选择模式之外，低解码器和列解码器的操作被配置为转换为总选择模式和偶数奇数选择模式。

58. 发明授权

KR101239271B1 집적 회로 디바이스 내에서의 테스트를 위한 패턴을내부적으로 생성하는 시스템 및 방법 有权
标题翻译：用于在集成电路设备中测试的内部生成模式
公开(公告)号：KR101239271B1
公开(公告)日：2013-03-06
申请号：KR1020077023925
申请日：2006-03-16
申请人： 램버스 인코포레이티드
发明人： 오엔지아드리안이.
IPC分类号： G11C7/00
CPC分类号： G11C29/20 , G01R31/31813 , G11C2029/3602 , H01L24/06 , H01L2224/05554 , H01L2224/48091 , H01L2224/48137 , H01L2224/49109 , H01L2224/49175 , H01L2924/01021 , H01L2924/01055 , H01L2924/14 , H01L2924/00014 , H01L2924/00
摘要： 제1 집적 회로 칩이 제2 집적 회로 칩과 함께 단일의 패키지에 탑재된 시스템으로서, 제1 집적 회로 칩 상에 배치되어, 정상 동작 동안에, 제2 집적 회로 칩으로부터의 어드레스 신호를 수신하는 회로와, 제1 집적 회로 칩 상에 배치되어, 테스트 모드 동안에, 제1 집적 회로 칩을 검사하는데 사용하기 위한 어드레스 신호를 생성하는 회로를 포함하는 시스템을 제공한다.

59. 发明公开

KR1020110011922A 이중 포트 메모리를 위한 프로그래머블 메모리 자체 테스트회로 생성기 및 그 생성 방법 有权
标题翻译：双端口存储器自检测电路中的可编程存储器及其方法
公开(公告)号：KR1020110011922A
公开(公告)日：2011-02-09
申请号：KR1020090069399
申请日：2009-07-29
申请人： 연세대학교 산학협력단
发明人： 강성호
IPC分类号： G11C29/00 , G11C7/10
CPC分类号： G11C29/1201 , G11C7/1075 , G11C29/10 , G11C29/20 , G11C29/36
摘要： PURPOSE: A programmable memory built in a self test circuit generator for a dual port memory and method thereof are provided to test a dual port memory by generating a programmable memory device test. CONSTITUTION: A library configuration part(110) receives memory set information and algorithm of a dual port memory. The library configuration part forms library information based on the memory set information and algorithm. A programmable memory self test circuit generating unit(120) loads the library information from the library configuration part. The programmable memory self test circuit generating unit generates a programmable memory self test circuit(130). An instruction set comprises port selection information deciding one of two ports of the dual port memory.
摘要翻译：目的：提供内置在双端口存储器的自检电路发生器中的可编程存储器及其方法，用于通过生成可编程存储器件测试来测试双端口存储器。构成：库配置部分（110）接收双端口存储器的存储器组信息和算法。库配置部分基于内存集信息和算法形成库信息。可编程存储器自检电路生成单元（120）从库配置部分加载库信息。可编程存储器自检电路产生单元产生可编程存储器自检电路（130）。指令集包括决定双端口存储器的两个端口之一的端口选择信息。

60. 发明授权

KR100959609B1 반도체 시험 회로, 반도체 기억 장치 및 반도체 시험 방법 有权
标题翻译：半导体测试电路，半导体存储器件和半导体测试方法
公开(公告)号：KR100959609B1
公开(公告)日：2010-05-27
申请号：KR1020040008849
申请日：2004-02-11
申请人： 후지쯔 세미컨덕터 가부시키가이샤
发明人： 사이토슈이치
IPC分类号： G11C29/00
CPC分类号： G11C29/20 , G11C29/36 , G11C2029/3602
摘要： 본 발명은 간이한 장치 구성이면서, 실행 가능한 시험 패턴의 수를 증가시킬 수 있는 반도체 기억 장치에 대한 반도체 시험 회로를 제공한다.
복수의 카운터(1-1∼1-n)가 설치되고, 각 카운터(1-1∼1-n)에 의해, 반도체 기억 장치의 기록/판독 어드레스 중의 1비트분 또는 연속되는 복수 비트분이 지정된다. 또, 각 카운터(1-1∼1-n)의 카운트 동작은 스위치 회로(2)로부터 출력되는 카운터 제어 신호(S1∼Sn)에 기초하여 제어된다. 스위치 회로(2)는 출력처 이외의 어느 한 카운터에 의한 최상위 비트의 출력치, 또는, 모든 카운터에 대하여 공통으로 사용되는 공통 카운터 제어 신호(Sin) 중 어느 하나를 카운터 제어 신호(S1∼Sn)로서 카운터(1-1∼1-n)마다에 선택적으로 출력한다. 이에 따라, 각 카운터(1-1∼1-n)의 카운트치에 대한 기록/판독 어드레스의 할당을 변경할 수 있다.

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