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101. 发明授权

KR101517931B1 반도체 소자의 갭필 방법 有权
标题翻译：半导体器件贴片方法
公开(公告)号：KR101517931B1
公开(公告)日：2015-05-07
申请号：KR1020100028979
申请日：2010-03-31
申请人： 주식회사 원익홀딩스
发明人： 권영수 , 양두호 , 임석규
IPC分类号： H01L21/762 , H01L21/31
摘要： 본 발명은 반도체 소자의 갭필 방법에 관한 것으로, 복수의 패턴들이 형성된 기판이 제공되는 단계와, 식각 가스의 라디컬과 증착 가스를 동시에 이용하여 복수의 패턴 사이에 갭필 절연막을 증착하는 단계를 포함한다.
본 발명에 의하면, 증착 가스에 의한 증착과 식각 가스의 라디컬에 의한 식각이 동시에 이루어지면서 갭필 절연막이 증착되기 때문에 측면보다 상부가 더 증착되어 오버행 및 보이드가 발생되지 않고 패턴 사이를 완전히 갭필할 수 있다.
摘要翻译：本发明涉及一种间隙半导体器件的方法，包括以下步骤：提供其上形成有多个图案的衬底，以及通过同时使用蚀刻气体的自由基和沉积气体在多个图案之间沉积间隙填充绝缘膜。

102. 发明公开

KR1020150044645A 다원화된 측벽 산화막 구조를 갖는 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：具有多壁氧化物的半导体装置及其制造方法
公开(公告)号：KR1020150044645A
公开(公告)日：2015-04-27
申请号：KR1020130123944
申请日：2013-10-17
申请人： 에스케이하이닉스 주식회사
发明人： 권세인
IPC分类号： H01L21/31 , H01L21/316
CPC分类号： H01L29/0653 , H01L21/76224 , H01L21/823412 , H01L21/823481 , H01L27/092 , H01L29/0649 , H01L29/66
摘要： 본기술은활성영역의측벽위치에따라측벽산화막의두께를달리하여게이트에의한교란(disturbance) 문제를개선할수 있는반도체장치및 그제조방법에관한것이다. 본기술에따른반도체장치는활성영역을정의하는소자분리막, 상기활성영역의제 1 축방향을따라위치하는제 1 측벽상에형성되며제 1 두께를갖는제 1 측벽산화막및 상기활성영역의제 2 축방향을따라배치된제 2 측벽상에위치하며상기제 1 두께와다른제 2 두께를갖는제 2 측벽산화막을포함한다.
摘要翻译：本技术涉及能够通过根据活性区域的侧壁的位置不同地形成侧壁氧化物层的厚度来防止由于栅极引起的干扰的半导体器件及其制造方法。根据本技术的半导体器件包括限定有源区的器件隔离层，第一侧壁氧化物层，其形成在位于有源区的第一轴线方向上的第一侧壁上，并具有第一厚度，第二侧氧化物层侧壁氧化物层，其位于沿着有源区域的第二轴线方向布置的第二侧壁上，并且具有不同于第一厚度的第二厚度。

103. 发明授权

KR101514231B1 반도체 장치의 제조 방법, 기판 처리 방법, 기판 처리 장치 및 기록 매체 有权
公开(公告)号：KR101514231B1
公开(公告)日：2015-04-22
申请号：KR1020137029622
申请日：2012-08-01
申请人： 가부시키가이샤 히다치 고쿠사이 덴키
发明人： 히로세요시로 , 야마모토류지
IPC分类号： H01L21/31 , H01L21/205
摘要： 본 발명은 기판에 대하여 반도체 원소 또는 금속 원소인 소정 원소 및 할로겐기(基)를 포함하는 제1 원료 가스를 공급하는 공정과, 상기 기판에 대하여 상기 소정 원소 및 아미노기를 포함하는 제2 원료 가스를 공급하는 공정을 교호(交互)적으로 복수 회 수행하는 것에 의해, 상기 기판 상에 상기 소정 원소, 질소 및 탄소를 포함하는 제1층을 형성하는 공정; 및 상기 기판에 대하여 상기 각 원료 가스와는 다른 반응 가스를 공급하는 것에 의해 상기 제1층을 개질하여 제2층을 형성하는 공정;을 교호적으로 1회 또는 복수 회 수행하는 것에 의해 상기 기판 상에 소정 원소를 포함하는 소정 조성의 박막을 형성한다.

104. 发明公开

KR1020150035694A 하부 전극 및 플라즈마 처리 장치 审中-实审
标题翻译：底部电极和等离子体处理装置
公开(公告)号：KR1020150035694A
公开(公告)日：2015-04-07
申请号：KR1020147035302
申请日：2013-07-02
申请人： 도쿄엘렉트론가부시키가이샤
发明人： 야마모토타카시
IPC分类号： H01L21/683 , H01L21/3213 , H01L21/31 , H01L21/205 , H01L21/3065
CPC分类号： H01J37/32559 , C23C4/10 , H01J37/3255 , H01J37/32568 , H01J37/32642 , H01J37/32715 , H01L21/6833 , H01L21/205 , H01L21/3065 , H01L21/31 , H01L21/32136
摘要： 하부전극(2)은도전성의기재(2a)와정전척(6)과포커스링(5)과도전성의용사막(100)을구비한다. 도전성의기재(2a)는고주파전력이인가된다. 정전척(6)은, 기재(2a)의상면에형성되어전극(6a)을덮는절연층(6b)을가지고, 플라즈마처리의처리대상이되는반도체웨이퍼(W)를절연층(6b)에정전흡착한다. 포커스링(5)은, 정전척(6)의절연층(6b)의상면에, 반도체웨이퍼(W)의주위를둘러싸도록설치된다. 도전성의용사막(100)은, 정전척(6)의절연층(6b) 중포커스링(5)과기재(2a)에개재된부분에배치되고, 절연재료에티타니아가소정의중량비율로배합된합성재료를이용하여형성된다.

105. 发明公开

KR1020150035224A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其选择方法
公开(公告)号：KR1020150035224A
公开(公告)日：2015-04-06
申请号：KR1020130115522
申请日：2013-09-27
申请人： 에스케이하이닉스 주식회사
发明人： 양기홍
IPC分类号： H01L21/31 , H01L21/28
CPC分类号： H01L21/7682 , H01L21/02274 , H01L21/76802 , H01L21/76877 , H01L21/76897 , H01L23/481 , H01L27/11556 , H01L27/11582 , H01L2924/0002 , H01L2924/00
摘要： 반도체장치는제1 절연막; 상기제1 절연막의상부에형성된제2 절연막; 상기제2 절연막내에형성된복수의배선들; 및상기제1 절연막과상기제2 절연막의사이에정의된제1 에어갭을포함한다.
摘要翻译：根据本发明，半导体器件减小相邻线之间的电容，并且改善了线的负载效果，节目特征等。半导体器件包括：第一绝缘膜; 在第一绝缘膜的顶部上的第二绝缘膜; 所述第二绝缘膜内的多根线; 以及限定在第一和第二绝缘膜之间的第一气隙。

106. 发明公开

KR1020150031122A 반도체 소자의 제조 방법 无效
标题翻译：半导体器件的方法制造
公开(公告)号：KR1020150031122A
公开(公告)日：2015-03-23
申请号：KR1020130110671
申请日：2013-09-13
申请人： 현대자동차주식회사
发明人： 정영균 , 천대환 , 홍경국 , 이종석 , 박정희
IPC分类号： H01L21/336 , H01L21/31 , H01L29/78
CPC分类号： H01L29/66666 , H01L21/02104 , H01L21/0475 , H01L29/1608 , H01L29/41766 , H01L29/66068 , H01L29/7813 , H01L29/42356 , H01L21/0465 , H01L21/31 , H01L21/76831 , H01L29/7802
摘要： 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층, p형 에피층 및 n+ 영역을 차례로 형성하는 단계, n+ 영역 위에 버퍼층을 형성하는 단계, 버퍼층의 일부분 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 버퍼층을 식각하여 감광막 패턴 아래에 위치하고, n+ 영역의 일부분을 노출하는 버퍼층 패턴을 형성하는 단계, 노출된 n+ 영역 및 감광막 패턴 위에 n+ 영역 위에 위치하는 제1 부분 및 감광막 패턴 위에 위치하는 제2 부분을 포함하는 제1 금속층 및 제2 금속층을 차례로 형성하는 단계, 버퍼막 패턴, 감광막 패턴, 제1 금속층의 제2 부분 및 제2 금속층의 제2 부분을 제거하여 n+ 영역의 일부분을 노출하는 단계, 그리고 제1 금속층의 제1 부분 및 제2 금속층의 제1 부분을 마스크로 하여 노출 된 n+ 영역의 일부분을 식각하여 트렌치를 형성하는 단계를 포함하고, 트렌치는 n+ 영역 및 p 형 에피층을 관통하고, n- 형 에피층에 형성된다.
摘要翻译：根据本发明的实施例，制造半导体器件的方法包括在n +型碳化硅衬底的第一表面上形成n型外延层，ap型外延层和n + epi区域的步骤，订购; 在n +区上形成缓冲层的步骤; 在缓冲层的一部分上形成感光膜图案的步骤; 通过使用感光膜图案作为掩模蚀刻缓冲层，形成放置在感光膜图案下方并暴露一部分n +区域的缓冲层图案的步骤; 在曝光的n +区域和感光膜图案上形成第一和第二金属层的步骤，包括放置在n +区域上的第一部分和放置在感光膜图案上的第二部分; 通过去除缓冲层图案，感光膜图案，第一金属层的第二部分和第二金属层的第二部分来暴露n +区域的一部分的步骤; 以及通过使用第一金属层的第一部分和第二金属层的第一部分作为掩模来蚀刻暴露的n +区域的一部分来形成沟槽的步骤。沟槽穿透n +区和p型外延层，并形成在n型外延层上。

107. 发明公开

KR1020150028722A 집적 회로 및 집적 회로의 제조 방법 无效
标题翻译：集成电路及其制造方法
公开(公告)号：KR1020150028722A
公开(公告)日：2015-03-16
申请号：KR1020140114248
申请日：2014-08-29
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 성유안타이 , 리우밍치 , 주청엔 , 차이치아시웅
IPC分类号： H01L27/04 , H01L21/31 , H01L21/768
CPC分类号： H01L23/485 , H01L21/707 , H01L21/76846 , H01L21/76849 , H01L21/7685 , H01L21/76895 , H01L23/5228 , H01L23/53238 , H01L23/5329 , H01L28/24 , H01L2924/0002 , H01L2924/00
摘要： Provided are a new integrated circuit and a manufacturing method thereof. The integrated circuit comprises: multiple first interconnection pads; multiple second interconnection pads; a first inter-layer dielectric layer; a thin film resistor; and at least two end caps. The end caps are a connector for the thin film resistor, and are disposed at the same level as that of the second interconnection pads. Therefore, the end caps and the second interconnection pads can be electrically connected by directly connecting the end caps to the interconnection pads. In order to overcome existing weaknesses, an integrated circuit having a thin film resistor according to the present invention can be manufactured in a cost benefit method.
摘要翻译：提供了一种新的集成电路及其制造方法。集成电路包括：多个第一互连焊盘; 多个第二互连焊盘; 第一层间电介质层; 薄膜电阻; 和至少两个端盖。端盖是用于薄膜电阻器的连接器，并且设置在与第二互连焊盘相同的高度。因此，端盖和第二互连焊盘可以通过将端盖直接连接到互连焊盘来电连接。为了克服现有的缺陷，可以以成本益处的方法制造具有根据本发明的薄膜电阻器的集成电路。

108. 发明公开

KR1020150019922A 홀 패턴 제조 방법, 전자 장치 및 그 제조 방법 审中-实审
标题翻译：制造孔型图案的方法和电子设备及其制造方法
公开(公告)号：KR1020150019922A
公开(公告)日：2015-02-25
申请号：KR1020130097370
申请日：2013-08-16
申请人： 에스케이하이닉스 주식회사
发明人： 김재헌 , 이성구
IPC分类号： H01L21/8247 , H01L27/115 , H01L21/31
CPC分类号： H01L45/16 , H01L21/0273 , H01L21/0337 , H01L21/31144 , H01L21/76816 , H01L27/222 , H01L27/2463 , H01L43/08 , H01L45/06 , H01L45/08 , H01L45/1233 , H01L45/1675 , H01L21/67063
摘要： 본 발명의 실시예들이 해결하려는 과제는, 홀 패턴 자체의 불균일함은 개선하면서, 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 형성할 수 있는 홀 패턴 제조 방법 및 반도체 장치 제조 방법을 제공하기 위한 것으로, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 홀 패턴 제조 방법은, 피식각층 상에 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각배리어로 상기 피식각층을 식각하는 단계를 포함하는 홀 패턴 제조 방법을 포함하고, 상술한 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 광학처리 및 가교결합막을 이용하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 형성하는 효과, 또는 선택적 마스크 공정을 이용하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 형성하는 효과, 홀 패턴 자체의 불균일도는 개선하면서, 종횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴 형성을 가능케하여 반도체 소자의 수율을 향상시키는 효과가 있다.
摘要翻译：根据本发明的实施例，其目的是提供一种用于制造孔图案的方法和用于制造半导体器件的方法，其能够改善孔图案的不均匀性并以非对称布置形成孔图案其中水平方向的间隔和垂直方向的间隔是不同的。根据本发明的一个实施例的用于制造孔图案的方法是为了实现该目的包括以下步骤：形成由不对称布置的孔图案限定的掩模图案，其中水平方向和间隔的间隔蚀刻层上的垂直方向不同; 并且通过使用掩模图案作为蚀刻阻挡层蚀刻蚀刻层。通过根据本发明的所述实施例的电子设备及其制造方法，获得的是以水平方向的间隔和垂直方向的间隔不同的不对称布置形成孔图案的效果使用光学处理和交联层或通过使用选择性掩模处理来形成具有不对称布置的效果，其中水平方向和垂直方向的间隔的间隔是不同的，并且其效果通过形成水平方向的间隔和垂直方向的间隔不同的不对称布置的孔图案，提高半导体器件的产量，同时改善了孔图案的不均匀性。

109. 发明公开

KR1020150019853A 반도체 장치의 트렌치 형성 방법 审中-实审
标题翻译：半导体器件沟槽形成方法
公开(公告)号：KR1020150019853A
公开(公告)日：2015-02-25
申请号：KR1020130097254
申请日：2013-08-16
申请人： 삼성전자주식회사
发明人： 박상진 , 윤보언 , 윤영상 , 한정남 , 권기상 , 윤두성 , 조병권 , 차지훈
IPC分类号： H01L21/31 , H01L21/3205
CPC分类号： H01L29/66477 , H01L21/02063 , H01L21/31116 , H01L21/76804 , H01L21/76814 , H01L21/76826 , H01L21/76897 , H01L29/41791 , H01L29/66553 , H01L29/66795 , H01L2221/1063
摘要： Provided is a method for forming a trench of a semiconductor device. The method for forming a trench of a semiconductor device includes: a step of forming a trench in an oxide film; a step of forming, in a conformal way, a first reaction film along the surface of the trench, in which the first reaction film includes a first area placed in an upper part of the trench and a second area placed in a lower part of the trench; a step of forming a barrier film by reacting a first amount of etching gas to the first area of the first reaction film; and a step of etching the oxide film placed in a lower part of the second area by reacting a second amount of etching gas, which is more than the first amount, to the second area of the first reaction film.
摘要翻译：提供一种形成半导体器件的沟槽的方法。形成半导体器件的沟槽的方法包括：在氧化膜中形成沟槽的步骤; 沿着保形方式形成沿着沟槽表面的第一反应膜的步骤，其中第一反应膜包括放置在沟槽的上部的第一区域和放置在沟槽的下部的第二区域沟; 通过使第一量的蚀刻气体与第一反应膜的第一区域反应形成阻挡膜的步骤; 以及通过使超过第一量的第二量的蚀刻气体与第一反应膜的第二区域反应来蚀刻放置在第二区域的下部的氧化膜的步骤。

110. 发明授权

KR101494223B1 원통형 플라즈마 캐소드 장치 有权
标题翻译：圆柱等离子体阴极装置
公开(公告)号：KR101494223B1
公开(公告)日：2015-02-17
申请号：KR1020130010854
申请日：2013-01-31
申请人： (주)에스엔텍
发明人： 안경준 , 권오대
IPC分类号： C23C16/503 , C23C16/505 , H01L21/31 , H05H1/34
摘要： 본 발명은 기재에 박막을 증착하기 위한 플라즈마를 발생??는 원통형 플라즈마 캐소드 장치에 관한 것으로서, 상호 평행하게 이격 배치되며 회전 가능한 적어도 한 쌍의 원통형 전극; 상기 원통형 전극 내부에서 상기 원통형 전극과는 독립적으로 회전 가능하게 마련되는 자기장 발생부재; 상기 원통형 전극 외측에 회동 가능하게 마련되어 상기 기재가 상기 플라즈마에 노출되는 영역을 조절하는 회동쉴드커버유닛;을 포함하는 것을 특징으로 한다.
이에 의해, 플라즈마에 의한 기재 손상 및 박막의 특성열화를 방지하는 저손상 성막과 플라즈마 손상과 무관한 일반 성막을 간편하게 변경할 수 있는 원통형 플라즈마 캐소드 장치가 제공된다.
또한, 다양한 재질의 기재에 안정적이고 고품질의 박막 증착이 가능하면서, 성막속도의 조절이 가능하고, 진공챔버의 오염을 방지할 수 있는 원통형 플라즈마 캐소드 장치가 제공된다.
또한, 장치의 제작비용을 절감하고 생산성 및 작업편의성을 현격하게 상승시킬 수 있는 원통형 플라즈마 캐소드 장치가 제공된다.

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