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1. 发明授权

KR102106259B1 반도체 장치의 트렌치 형성 방법 有权
公开(公告)号：KR102106259B1
公开(公告)日：2020-05-04
申请号：KR1020130097254
申请日：2013-08-16
申请人： 삼성전자주식회사
发明人： 박상진 , 윤보언 , 윤영상 , 한정남 , 권기상 , 윤두성 , 조병권 , 차지훈
IPC分类号： H01L21/31 , H01L21/3205

2. 发明授权

KR101774300B1 반도체 장치의 제조방법 有权
公开(公告)号：KR101774300B1
公开(公告)日：2017-09-05
申请号：KR1020110071115
申请日：2011-07-18
申请人： 삼성전자주식회사
发明人： 박상진 , 윤보언 , 윤일영 , 한정남 , 권기상 , 윤두성
IPC分类号： H01L21/768 , H01L21/28
CPC分类号： H01L21/76808 , H01L21/31144 , H01L21/76811 , H01L21/76816
摘要： 반도체장치의제조방법이제공된다. 반도체장치의제조방법은층간절연막내에형성된제1 트렌치와, 제1 트렌치를노출하고층간절연막상에순차로적층된제1 하드마스크패턴및 제2 하드마스크패턴을포함하는기판을제공하고, 층간절연막및 제2 하드마스크패턴상에, 충전물질을형성하여제1 트렌치를매립하고, 충전물질의일부를제거하여제2 하드마스크패턴을노출시키고, 제2 하드마스크패턴을제거하고, 잔존하는충전물질을제거하고, 도전물질로제1 트렌치를매립하여배선을형성하는것을포함한다.

3. 发明公开

KR1020160141034A 반도체 소자 및 반도체 소자의 제조 방법 审中-实审
标题翻译：半导体器件及制造半导体器件的方法
公开(公告)号：KR1020160141034A
公开(公告)日：2016-12-08
申请号：KR1020150073726
申请日：2015-05-27
申请人： 삼성전자주식회사
发明人： 박상진 , 고기형 , 권기상 , 백재직 , 윤보언 , 고용선
IPC分类号： H01L29/78 , H01L29/66
CPC分类号： H01L27/0924 , H01L21/02532 , H01L21/02636 , H01L21/3065 , H01L21/3081 , H01L21/76805 , H01L21/76831 , H01L21/76897 , H01L21/823418 , H01L21/823431 , H01L21/823437 , H01L21/823814 , H01L21/823821 , H01L21/823828 , H01L23/485 , H01L27/0886 , H01L29/0847 , H01L29/165 , H01L29/41783 , H01L29/41791 , H01L29/665 , H01L29/66545 , H01L29/6656 , H01L29/7848
摘要： 본발명의실시예에따른반도체소자는, 기판으로부터돌출된적어도하나의활성핀, 활성핀을교차하는게이트구조물, 게이트구조물이연장되는방향을따라나란히연장되는리세스부를포함하고, 활성핀 상에배치되는임베디드소스/드레인, 및임베디드소스/드레인상에서리세스부의일부분을덮도록배치되는콘택플러그를포함한다.
摘要翻译：第一导电类型finFET器件可以包括具有第一蚀刻速率的第一材料的第一嵌入源/漏极。第一嵌入式源极/漏极可以分别包括具有凹部的上表面和相对于凹部的外凸部。第二导电类型finFET器件可以包括具有比第一蚀刻速率大的第二蚀刻速率的第二材料的第二嵌入源/漏极。第二嵌入式源极/漏极可以分别包括与第一导电类型finFET器件的外部凸起部分不同的上表面。

4. 发明公开

KR1020150128104A 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020150128104A
公开(公告)日：2015-11-18
申请号：KR1020140054924
申请日：2014-05-08
申请人： 삼성전자주식회사
发明人： 박상진 , 권기상 , 김도형 , 윤보언 , 배근희 , 양광용 , 여경환 , 전용호
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/1104 , H01L21/76224 , H01L21/823431 , H01L21/823437 , H01L21/823481 , H01L27/0886 , H01L27/0924 , H01L27/1116 , H01L29/06 , H01L29/0653 , H01L29/0847 , H01L29/1608 , H01L29/161 , H01L29/165 , H01L29/7848 , H01L29/785 , H01L29/7831
摘要： 반도체장치가제공된다. 반도체장치는, 기판으로부터돌출된형상으로제1 방향으로연장되는핀, 상기핀 내에형성되는리세스, 상기리세스를채우는소자분리막, 상기소자분리막상의더미게이트구조체, 상기핀 상에서상기더미게이트구조체의양 측에각각배치되는제1 및제2 스페이서, 상기제1 및제2 스페이서내측벽에배치되는이너스페이서및 상기리세스양 측에, 상기소자분리막과이격되어배치되는소오스/드레인영역을포함한다.
摘要翻译：提供半导体器件。半导体器件包括从基板突出并沿第一方向延伸的鳍状物，形成在销中的凹部，填充在凹部中的器件隔离层，器件隔离层上的伪栅极结构，第一和第二布置在销上的虚拟栅极结构的两侧的间隔物，布置在第一和第二间隔物的内侧壁上的内隔离物以及与器件隔离层分离的源极/漏极区，在凹部的两侧。

5. 发明公开

KR1020140023763A 금속 플러그를 포함하는 반도체 장치 및 그 제조 방법 审中-实审
标题翻译：具有金属插件的半导体器件及其方法
公开(公告)号：KR1020140023763A
公开(公告)日：2014-02-27
申请号：KR1020120090179
申请日：2012-08-17
申请人： 삼성전자주식회사
发明人： 박상진 , 윤보언 , 한정남 , 권기상 , 최원상
IPC分类号： H01L21/28 , H01L21/768
CPC分类号： H01L23/53238 , H01L21/76805 , H01L21/7682 , H01L21/76832 , H01L21/76834 , H01L21/76846 , H01L21/76852 , H01L21/76865 , H01L21/76883 , H01L23/485 , H01L23/53295 , H01L2924/0002 , H01L2924/00
摘要： Provided is a semiconductor device having a metal plug and a gap-filling insulating layer. The semiconductor device comprises: a first interlayer insulating layer on a substrate; a first barrier metal layer which penetrates the first interlayer insulating layer, and is formed on a side wall and bottom of a first contact hole exposing the substrate; and a first metal plug which is formed on the first barrier metal layer, and with which the first contact hole is filled. The top of the first barrier metal includes: the first interlayer insulating layer; a gap-filling insulating layer with which a recess region is filled, wherein the recess region is defined by a first contact which is lower than the top of the first metal plug, a side of the first metal plug, a side of the first interlayer insulating layer, and the top of the first barrier metal layer; a second interlayer insulating layer on the gap-filling insulating layer; a gap-filling insulating layer which penetrates the second interlayer insulating layer, and with which the recess region is filled; and a second contact with which a second contact hole exposing the first metal plug is filled.
摘要翻译：提供了具有金属插塞和间隙填充绝缘层的半导体器件。半导体器件包括：在衬底上的第一层间绝缘层; 第一阻挡金属层，其穿过第一层间绝缘层，并形成在露出基板的第一接触孔的侧壁和底部; 以及形成在所述第一阻挡金属层上并且与所述第一接触孔填充的第一金属插塞。第一阻挡金属的顶部包括：第一层间绝缘层; 填充有凹陷区域的间隙填充绝缘层，其中所述凹部区域由比所述第一金属插塞的顶部低的第一接触部，所述第一金属插塞的一侧，所述第一中间层的一侧绝缘层和第一阻挡金属层的顶部; 间隙填充绝缘层上的第二层间绝缘层; 间隙填充绝缘层，其穿透所述第二层间绝缘层，并且所述凹部区域被填充; 以及第二接触件，暴露第一金属插塞的第二接触孔与该第二接触件填充。

6. 发明公开

KR1020130010362A 반도체 장치의 제조방법 审中-实审
标题翻译：制造半导体器件的方法
公开(公告)号：KR1020130010362A
公开(公告)日：2013-01-28
申请号：KR1020110071117
申请日：2011-07-18
申请人： 삼성전자주식회사
发明人： 박상진 , 윤보언 , 한정남 , 윤두성 , 권기상 , 최원상
IPC分类号： H01L21/28 , H01L21/336 , H01L29/78
CPC分类号： H01L21/823425 , H01L21/02063 , H01L21/28518 , H01L21/31116 , H01L21/76814 , H01L21/76897 , H01L21/823475 , H01L29/78 , H01L29/786
摘要： PURPOSE: A method for manufacturing a semiconductor device is provided to improve the integration of the semiconductor device by reducing margin between a gate electrode and a contact hole to prevent a contact hole extension phenomenon by an etching process to remove a natural thin film. CONSTITUTION: A transistor including a gate electrode, a source region and a drain region are formed on a substrate(S110). An interlayer dielectric layer is formed to cover the transistor(S120). A natural thin film is formed on the upper side of the source and drain regions and a contact hole formed in the interlayer dielectric layer(S130). The natural thin film is selectively removed by an etching process under a non-plasma atmosphere(S140). An ohmic contact layer is formed in the source and drain regions without the natural thin film(S150). A contact plug is formed by filling the contact hole with conductive materials(S160). [Reference numerals] (AA) Start; (BB) End; (S110) Forming a transistor on a substrate; (S120) Forming an interlayer dielectric layer; (S130) Forming a contact hole in the interlayer dielectric layer in such a way that a natural thin film is formed on the interface with the upper side of source and drain regions; (S140) Removing the natural thin film selectively by an etching process under a non-plasma atmosphere; (S150) Forming an ohmic contact layer in the source and drain regions; (S160) Forming a contact plug
摘要翻译：目的：提供一种制造半导体器件的方法，通过减小栅电极和接触孔之间的余量来改善半导体器件的集成，以通过蚀刻工艺防止接触孔延伸现象以去除天然薄膜。构成：在衬底上形成包括栅电极，源区和漏区的晶体管（S110）。形成层叠电介质层以覆盖晶体管（S120）。在源区和漏区的上侧形成天然薄膜，形成在层间介质层中的接触孔（S130）。通过在非等离子体气氛下的蚀刻工艺选择性地除去天然薄膜（S140）。在没有天然薄膜的源极和漏极区域中形成欧姆接触层（S150）。通过用导电材料填充接触孔来形成接触塞（S160）。（附图标记）（AA）开始; （BB）结束; （S110）在基板上形成晶体管; （S120）形成层间绝缘层; （S130）在层间电介质层中形成接触孔，使得在与源极和漏极区域的上侧的界面上形成天然薄膜; （S140）在非等离子体气氛下通过蚀刻工艺选择性地去除天然薄膜; （S150）在源区和漏区形成欧姆接触层; （S160）形成接触塞

7. 发明授权

KR102057220B1 약액 공급기, 약액 공급기를 구비하는 기판 처리 장치 및 이를 이용한 기판의 처리방법 有权
公开(公告)号：KR102057220B1
公开(公告)日：2020-01-22
申请号：KR1020130017306
申请日：2013-02-19
申请人： 삼성전자주식회사
发明人： 박상진 , 윤보언 , 한정남 , 권기상 , 윤두성 , 최원상
IPC分类号： H01L21/02 , H01L21/306

8. 发明授权

KR102003523B1 금속 플러그를 포함하는 반도체 장치 및 그 제조 방법 有权
公开(公告)号：KR102003523B1
公开(公告)日：2019-07-24
申请号：KR1020120090179
申请日：2012-08-17
申请人： 삼성전자주식회사
发明人： 박상진 , 윤보언 , 한정남 , 권기상 , 최원상
IPC分类号： H01L21/28 , H01L21/768

9. 发明公开

KR1020160125744A 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법. 审中-实审
标题翻译：。一种具有接触结构的半导体器件和制造半导体器件的方法
公开(公告)号：KR1020160125744A
公开(公告)日：2016-11-01
申请号：KR1020150056597
申请日：2015-04-22
申请人： 삼성전자주식회사
发明人： 백재직 , 권기상 , 박상진 , 윤보언
IPC分类号： H01L21/3205 , H01L21/768
CPC分类号： H01L23/528 , H01L21/76804 , H01L21/76843 , H01L21/76847 , H01L21/76865 , H01L21/76897 , H01L21/823475 , H01L23/485 , H01L23/5226 , H01L23/5283 , H01L23/53223 , H01L23/53238 , H01L23/53266 , H01L27/088 , H01L27/0886
摘要： 반도체소자및 그제조방법에서, 상기반도체소자는기판상에층간절연막이구비된다. 상기층간절연막을관통하여콘택영역과접하는필러형상을갖고, 제1 베리어금속패턴및 제1 금속패턴을포함하는메인콘택플러그가구비된다. 상기메인콘택플러그의상부측벽만을둘러싸는형상을갖고, 베리어금속물질을포함하는콘택확장패턴이구비된다. 상기반도체소자에포함되는콘택구조물은얼라인마진이증가되고이웃하는도전패턴과의쇼트불량이감소될수 있다.
摘要翻译：半导体器件可以在衬底上包括绝缘中间层，衬底包括其上部的接触区域，穿过绝缘中间层并接触接触区域的主接触插塞，具有柱形形状的主接触插塞包括第一屏障图案和第一金属图案，以及围绕主接触插塞的上侧壁的延伸图案，延伸图案包括阻挡材料。在半导体器件中，接触结构和其上的布线之间的对准边缘可能增加。此外，可以减小接触结构和栅电极之间的短路故障。

10. 发明公开

KR1020160123818A 반도체 소자 및 그 제조 방법 审中-实审
标题翻译：半导体器件及其制造方法相同
公开(公告)号：KR1020160123818A
公开(公告)日：2016-10-26
申请号：KR1020150054494
申请日：2015-04-17
申请人： 삼성전자주식회사
发明人： 송재열 , 김완돈 , 고기형 , 권기상 , 명성우 , 이진욱 , 현상진
IPC分类号： H01L29/78 , H01L29/66
CPC分类号： H01L29/42376 , H01L21/28088 , H01L21/823431 , H01L21/823456 , H01L27/0886 , H01L27/0924 , H01L29/66545 , H01L29/66795 , H01L29/785
摘要： 비교적좁은폭 및비교적조밀한피치를가지는게이트라인을포함하는반도체소자및 그제조방법을제공한다. 본발명에따른반도체소자는, 핀형활성영역을가지는기판, 활성영역의상면및 양측면을덮는게이트절연막, 및게이트절연막위에서활성영역의상면및 양측면을덮으면서활성영역과교차하여연장되는게이트라인을포함하고, 게이트라인의연장방향과수직을이루는단면에서, 게이트라인의상면은중심부에오목한형상을가진다.
摘要翻译：在包括具有相对窄的宽度和相对较小的间距的栅极线的半导体器件和制造半导体器件的方法中，半导体器件包括具有鳍型有源区的衬底，覆盖上表面的栅极绝缘层翅片型有源区的侧面以及覆盖翅片型有源区的上表面和两侧的鳍型有源区延伸并相交的栅极线，栅极线位于栅极绝缘层上其特征在于，所述栅极线的上表面的与所述栅极线的延伸方向垂直的截面的中心部分具有凹形。

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