专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JP2018198105A 低読み出し電力を備えたメモリシステム有权
公开(公告)号：JP2018198105A
公开(公告)日：2018-12-13
申请号：JP2017109618
申请日：2017-06-02
申请人：力旺電子股▲ふん▼有限公司 , eMemory Technology Inc.
发明人： ▲呉▼ 柏慶
IPC分类号： G11C7/06 , G11C8/12 , G11C16/28 , G11C7/10
CPC分类号： G11C7/065 , G11C5/145 , G11C5/147 , G11C7/06 , G11C7/062 , G11C7/12 , G11C7/14 , G11C7/18 , G11C7/22 , G11C11/419 , G11C16/28 , G11C17/165 , G11C17/18 , G11C29/78 , G11C2013/0042 , G11C2207/002 , G11C2207/005 , G11C2211/4013 , H01L23/5252 , H01L27/11206 , H01L29/0649 , H01L29/0847 , H01L29/1095 , H01L29/1608 , H01L29/165 , H01L29/42376 , H01L29/7848 , H01L29/7851 , H02M3/07 , H02M2003/075 , H03K3/012 , H03K5/134 , H03K5/159 , H03K17/687 , H03K2005/00195
摘要：【課題】低読み出し電力を備えたメモリシステムを提供する。【解決手段】メモリシステムは、第1メモリバンクMBAと、第1経路セレクタYP1と、第2メモリバンクMBBと、第2経路セレクタYP2と、検知装置100とを含む。第1メモリバンクは、複数の第1メモリセルMCA(M、N)を含む。第2メモリバンクは、複数の第2メモリセルMCB(M、N)を含む。第1経路セレクタは、複数の第1ビットラインBLA1〜BLANを介して複数の第1メモリセルに結合された複数の入力端子と、2つの出力端子とを含む。第2経路セレクタは、複数の第2ビットラインを介して複数の第2メモリセルに接続された複数の入力端子と、2つの出力端子とを含む。検知装置は、必要な動作に応じて、第1バンクセレクタ及び第2バンクセレクタの出力端子が結合されており、基準電流源と2つのバンクセレクタの端子のうちの2つから出力される電流の差を検出する。【選択図】図1

2. 发明专利

JP6437542B2 超音波探触子审中-公开
公开(公告)号：JP6437542B2
公开(公告)日：2018-12-12
申请号：JP2016527591
申请日：2014-06-13
申请人：株式会社日立製作所
发明人：梶山新也 , 五十嵐豊 , 矢崎徹
IPC分类号： H03K17/10 , A61B8/14 , H03K17/687
CPC分类号： A61B8/4483 , A61B8/00 , A61B8/5207 , G01S7/52017 , G01S7/5208 , G01S15/8927 , H03K3/012 , H03K17/10 , H03K17/102 , H03K17/687 , H03K17/6874 , H03K2017/066 , H03K2217/0054

3. 发明专利

JP2018186408A 高圧レベルシフト回路及び駆動装置审中-公开
公开(公告)号：JP2018186408A
公开(公告)日：2018-11-22
申请号：JP2017087490
申请日：2017-04-26
申请人：三菱電機株式会社
发明人：吉田寛
IPC分类号： H03K19/0185
CPC分类号： H03K19/018528 , H03K3/012 , H03K3/356165
摘要：【課題】誤信号の伝達を防ぎつつ、電流を低減することができる高圧レベルシフト回路及び駆動装置を得る。【解決手段】第1及び第2のPMOSカレントミラー回路CM1,CM2がそれぞれ第1及び第2の高耐圧NMOSトランジスタT1,T2のドレイン電流を基準側に入力する。第1のNMOSカレントミラー回路CM3が第2のPMOSカレントミラー回路CM2の出力電流を基準側に入力する。I/V信号変換回路1が第1のPMOSカレントミラー回路CM1の出力と第1のNMOSカレントミラー回路CM3の出力を入力して出力制御電圧信号を得る。【選択図】図1

4. 发明专利

JP2018531533A 磁気トンネル接合(MTJ)デバイスとトランジスタとを含む比較器审中-公开
公开(公告)号：JP2018531533A
公开(公告)日：2018-10-25
申请号：JP2018506384
申请日：2016-07-13
申请人：クアルコム,インコーポレイテッド
发明人：ジミー・カン , マヌ・ラストギ , カンホ・イ , スン・ヒョク・カン
IPC分类号： H01L43/08 , A20 , C07C275 , H03K5/08
CPC分类号： H03K3/3565 , H03K3/012 , H03K3/45 , H03K3/455 , H03K5/2409 , H03K5/2472
摘要：特定の装置が、磁気トンネル接合部(MTJ)デバイスとトランジスタとを含む。MTJデバイスおよびトランジスタは、MTJデバイスの磁気スイッチング点に対応する複数の遷移点に関連するヒステリシス特性を有する比較器に含まれる。

5. 发明专利

JP6387469B2 正弦波乗算装置とこれを有する入力装置审中-公开
公开(公告)号：JP6387469B2
公开(公告)日：2018-09-05
申请号：JP2017545460
申请日：2016-10-13
申请人：アルプス電気株式会社
发明人：浅尾陽 , 篠井潔 , 藤由達巳
IPC分类号： G06G7/184 , G06G7/16
CPC分类号： H03K3/012 , G06F1/02 , G06F3/0416 , G06F3/044 , G06F7/16 , G06G7/16 , H03K5/00006

6. 发明专利

JP2018137763A 自己共振インダクタを使用するコンパクトな高電圧RFジェネレータ审中-公开
公开(公告)号：JP2018137763A
公开(公告)日：2018-08-30
申请号：JP2018040573
申请日：2018-03-07
申请人：スミスズディテクション−ワトフォードリミテッド
发明人：アレックスポールハイリー
IPC分类号： H01F17/06 , H01F27/00 , H01F27/255 , H03H5/02
CPC分类号： H03K3/012 , B03B5/08 , G01N27/622 , H01F19/04 , H01F27/255 , H01F27/28 , H03H7/38
摘要：【課題】直列共振回路を駆動する能動デバイスを有するRFジェネレータを提供する。【解決手段】RFジェネレータ回路325は、入力部及び出力部を含む一方の巻線、並びに入力部及び出力部を含む他方の巻線を有するデュアルインダクタ310を備える。一方の巻線及び他方の巻線は、一方の巻線と他方の巻線との間に、無線周波数信号の周波数を決定するよう選択した寄生キャパシタンスを生ずるよう配列されている。双方の巻線の出力部は、容量性負荷344、346に電気的に接続する。【選択図】図3

7. 发明专利

JP2018107819A 半導体装置审中-公开
公开(公告)号：JP2018107819A
公开(公告)日：2018-07-05
申请号：JP2018022785
申请日：2018-02-13
申请人：株式会社半導体エネルギー研究所
发明人：山崎舜平 , 小山潤
IPC分类号： H01L29/786 , H01L21/336 , H03K19/096 , H03K19/0948
CPC分类号： H03K3/012 , H01L27/0629 , H01L27/0688 , H01L27/092 , H01L27/1225 , H01L29/78648 , H03K19/0013
摘要：【課題】CMOS回路を有する半導体装置の構成において、貫通電流を低減する。【解決手段】電源線間に設けられた第1のCMOS回路と、電源線間に設けられた、第1 のCMOS回路が有するトランジスタよりも、オフ電流が小さい第1のトランジスタと、電源線間に設けられた第2のCMOS回路と、第1のCMOS回路の出力端子と、第2の CMOS回路の入力端子との間に設けられた、第1のCMOS回路が有するトランジスタよりも、オフ電流が小さい第2のトランジスタと、を備え、第1のCMOS回路に入力する第1の信号の電圧が変動する期間において、第1のトランジスタ及び第2のトランジスタに入力する第2の信号は、第1のトランジスタ及び第2のトランジスタを非導通状態とする信号である、半導体装置の駆動方法、とする。【選択図】図1

8. 发明专利

JP2018515763A 出力ノードにおいて電圧波形を生成するための回路审中-公开
公开(公告)号：JP2018515763A
公开(公告)日：2018-06-14
申请号：JP2017556620
申请日：2016-03-24
申请人：株式会社島津製作所
发明人：スティーブンダグラステイラー , ステュアートジョンローレンスハーレー , ジョンハンドフォード
IPC分类号： H01J49/42 , G01N27/62
CPC分类号： H01J49/022 , H02M7/537 , H02M2001/0058 , H02M2007/4815 , H03K3/012 , H03K17/6874 , Y02B70/1441 , Y02B70/1491
摘要：出力ノードにおいて電圧波形を生成するための回路を提供する。該回路は、第1の電圧に維持されるように構成された第1の電圧レールであって、第1の電圧レールスイッチを介して出力ノードに接続された第1の電圧レールと、第1の電圧と異なる第2の電圧に維持されるように構成された第2の電圧レールであって、第2の電圧レールスイッチを介して出力ノードに接続された第2の電圧レールと、インダクタ及びアンカーノードスイッチを介して出力ノードに接続された少なくとも1つのアンカーノードと、第1の電圧レールスイッチが閉じられ且つ第2の電圧レールスイッチが開かれていることで出力ノードが第1の電圧に保持される第1の電圧出力状態と第2の電圧レールスイッチが閉じられ且つ第2の電圧レールスイッチが開かれていることで出力ノードが第2の電圧に保持される第2の電圧出力状態との間で本回路を切り換えるように構成された制御ユニットとを備える。制御ユニットは、第1の電圧レールスイッチを開く操作、及び、第1のアンカー電圧に維持されたアンカーノードに出力ノードをインダクタを介して接続しているアンカーノードスイッチを閉じる操作を行うことにより、出力ノードに負荷容量が接続されている場合にインダクタと負荷容量の間に共振回路が確立されて出力ノードにおける電圧を第2の電圧へ向けて振れさせ、その際に第1のアンカー電圧が出力ノードにおける電圧の第2の電圧へ向けた振れを助けるエネルギーを供給するように構成されており、その後、アンカーノードスイッチを開く操作及び第2の電圧レールスイッチを開く操作を行うことにより、本回路を第1の電圧出力状態から第2の電圧出力状態へ切り換えるように構成されている。更に制御ユニットは、第2の電圧レールスイッチを開く操作、及び、出力ノードを第2のアンカー電圧に維持されたアンカーノードにインダクタを介して接続しているアンカーノードスイッチを閉じる操作を行うことにより、出力ノードに負荷容量が接続されている場合にインダクタと負荷容量の間に共振回路が確立されて出力ノードにおける電圧を第1の電圧へ向けて振れさせ、その際に第2のアンカー電圧が出力ノードにおける電圧の第1の電圧へ向けた振れを助けるエネルギーを供給するように構成されており、その後、アンカーノードスイッチを開く操作及び第1の電圧レールスイッチを開く操作を行うことにより、本回路を第2の電圧出力状態から第1の電圧出力状態へ切り換えるように構成されている。【選択図】図4

9. 发明专利

JP2018077871A 低電力アーキテクチャ审中-公开
公开(公告)号：JP2018077871A
公开(公告)日：2018-05-17
申请号：JP2017238415
申请日：2017-12-13
申请人：クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
发明人：マイケル・ジョセフ・ブルーノッリ
IPC分类号： G06F1/10 , H03K5/02 , G06F1/04
CPC分类号： H03K3/012 , H03K3/0375 , H03K3/356 , H03K3/356104
摘要：【課題】デバイスの電力消費を実質的に低減する低電圧アーキテクチャを提供する。【解決手段】トランジスタをサブスレッショルド領域近くまたはサブスレッショルド領域で動作させる。複数のトランジスタを備えるクロック経路225を介して、フロップにクロック信号を送信する。クロック信号は、クロック経路内のトランジスタのしきい値電圧を超える高電圧に対応するハイ状態を有する。また、複数のトランジスタを備えるデータ経路135を介してフロップにデータ信号を送信する。データ信号は、データ経路内のトランジスタのしきい値電圧未満の低電圧に対応するハイ状態を有する。さらに、クロック信号を使用してフロップでデータ信号をラッチする。【選択図】図7

10. 发明专利

JP2018511998A ゲート誘導ドレインリークを減少させたアナログスイッチ审中-公开
公开(公告)号：JP2018511998A
公开(公告)日：2018-04-26
申请号：JP2017548923
申请日：2016-03-15
申请人：ザイリンクスインコーポレイテッド , XILINX INCORPORATED
发明人：シカル,イオヌット・シィ , ジェニングス,ジョン・ケイ , ドゥルバ,チャンドリカ
IPC分类号： H03K17/00 , H01L21/82
CPC分类号： H03K17/161 , H03K3/012 , H03K17/063 , H03K17/165 , H03K2217/0054
摘要：一例では、装置は、スイッチ入力とスイッチ出力との間にp型金属酸化膜半導体(PMOS)回路(204)と並列にn型金属酸化膜半導体(NMOS)回路(202)を有するアナログスイッチ(102)を含む。アナログスイッチ(102)は、そのスイッチ状態を決定するイネーブル信号に応答する。NMOS回路(202)は、バッファN−チャネルトランジスタに結合されたスイッチN−チャネルトランジスタを含み、スイッチN−チャネルトランジスタのゲートは、イネーブル信号に結合され、バッファN−チャネルトランジスタのゲートは、変調N−チャネルゲート電圧に結合される。PMOS回路(204)は、バッファP−チャネルトランジスタに結合されたスイッチP−チャネルトランジスタを含み、スイッチP−チャネルトランジスタのゲートは、イネーブル信号の補完信号に結合され、バッファP−チャネルトランジスタのゲートは、変調P−チャネルゲート電圧に結合される。制御回路(208)が、アナログスイッチ(102)に結合されて変調N−チャネルゲート電圧および変調P−チャネルゲート電圧を提供し、変調N−チャネルゲート電圧および変調P−チャネルゲート電圧の各々は、スイッチ状態に基づいて、それぞれの供給電圧になったりそれぞれのゲート誘導ドレインリーク(GIDL)緩和電圧になったりを交互に繰り返す。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式