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1. 发明专利

KR20210027056A KR20210027056A - Rf switch device with a sidewall spacer having a low dielectric constant 审中-公开
公开(公告)号：KR20210027056A
公开(公告)日：2021-03-10
申请号：KR1020200070283A
申请日：2020-06-10
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 쳉-타 우
IPC分类号： H01L29/78 , H01L21/762 , H01L23/66 , H01L29/49 , H01L29/66
CPC分类号： H01L29/6653 , H01L29/7833 , H01L21/02164 , H01L21/0228 , H01L21/31111 , H01L21/76224 , H01L21/84 , H01L23/66 , H01L27/1203 , H01L29/4983 , H01L29/6659
摘要： 본 개시내용의 다양한 실시형태는 집적 회로(IC)를 형성하기 위한 방법에 관한 것이다. 본 방법은 기판 위에 적층되는 게이트 전극 및 게이트 유전체를 형성하는 단계를 포함한다. 측벽 스페이서층이 기판 및 게이트 전극 위에 형성되는데, 측벽 스페이서층은 게이트 전극의 측벽을 라이닝한다. 에칭백이 측벽 스페이서층에 대해 수행되어 게이트 전극의 측벽 상에 측벽 스페이서를 형성한다. 에칭백은 불화수소를 포함하는 에칭제를 사용하여 약 8 옹스트롬/분보다 낮은 에칭 속도로 수행된다. 또한, 측벽 스페이서 및 게이트 전극이 제자리에 있는 상태에서 기판이 도핑되어 게이트 전극의 양 측 상에 각각 소스/드레인 영역 쌍을 형성한다.

2. 发明专利

JP2018142698A エアギャップの形成方法审中-公开
公开(公告)号：JP2018142698A
公开(公告)日：2018-09-13
申请号：JP2018021500
申请日：2018-02-09
申请人：ラムリサーチコーポレーション , LAM RESEARCH CORPORATION
发明人：パトリック・エー.・バンクリーンプット , セシャサイー・バラダラジャン , バート・ジェイ.・バンシュラベンディジク
IPC分类号： H01L21/283 , H01L29/423 , H01L29/49 , H01L21/3065
CPC分类号： H01L21/7682 , H01L21/02175 , H01L21/02274 , H01L21/0228 , H01L21/31122 , H01L21/67069 , H01L21/67259 , H01L21/76897 , H01L29/41775 , H01L29/41791 , H01L29/6653 , H01L29/66545 , H01L29/6656 , H01L29/66795
摘要：【課題】SiO 2 およびSiNなどの他の材料の露出層の間に堆積した酸化スズ膜を選択的にエッチングする方法を提供する。【解決手段】SiO 2 、SiC、SiN、SiOC、SiNO、SiCNOまたはSiCNの存在下で酸化スズを選択的にエッチングするための方法は、少なくとも約50%のH 2 を含むプロセスガスにおいて形成されたプラズマに基板を接触させることを含む。酸化スズのエッチングは、基板において外部バイアスを用いることなく実施が可能で、約100℃未満の温度で実施されることが好ましい。【選択図】図1

3. 发明专利

JP6242372B2 半導体装置有权
公开(公告)号：JP6242372B2
公开(公告)日：2017-12-06
申请号：JP2015174418
申请日：2015-09-04
申请人：株式会社半導体エネルギー研究所
发明人：山崎舜平
IPC分类号： H01L27/088 , H01L21/8238 , H01L27/092 , H01L29/417 , H01L29/423 , H01L29/49 , H01L21/02 , H01L27/12 , H01L21/265 , H01L29/786
CPC分类号： H01L21/84 , H01L21/28052 , H01L21/76895 , H01L27/1203 , H01L29/665 , H01L29/6653

4. 发明专利

JP2016096264A 半導体装置および半導体装置の製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2016096264A
公开(公告)日：2016-05-26
申请号：JP2014231861
申请日：2014-11-14
申请人：ラピスセミコンダクタ株式会社
发明人：千葉亮
IPC分类号： H01L29/788 , H01L29/792 , H01L21/8247 , H01L27/115 , H01L29/417 , H01L21/336
CPC分类号： H01L21/28273 , H01L29/42328 , H01L29/6653 , H01L29/66825 , H01L29/7881 , H01L21/31053 , H01L21/32139
摘要：【課題】ゲート部材の成膜時におけるオーバーハング形状を解消し、ゲート上面における金属化合物層の形成を阻害する原因となる突起状の構造物の発生を抑制する。【解決手段】半導体基板10の上にゲート絶縁膜11を介して第1のゲート部材を形成する。第1のゲート部材の上にスペーサ15を形成する。スペーサ15の表面を平坦化する。スペーサ15をマスクとして第1のゲート部材を部分的にエッチングして第1のゲート30を形成する。第1のゲート30および表面が平坦化されたスペーサ15を覆うように第2のゲート部材を形成する。第2のゲート部材の表面に第1の絶縁膜を形成する。エッチングにより第1の絶縁膜を除去しつつ第2のゲート部材を後退させて第2のゲート31を形成する。【選択図】図4B
摘要翻译：要解决的问题：为了在门部件的成膜时解决突出形状，并且抑制导致防止在栅极上表面上形成金属化合物层的突起结构的产生。解决方案：第一栅极部件经由半导体衬底10上的栅极绝缘膜11.在第一栅极部件上形成间隔物15。间隔件15的表面变平。通过使用间隔件15作为掩模来第一栅极部件被部分地蚀刻以形成第一栅极30.第二栅极部件形成为覆盖其表面变平的第一栅极30和间隔物15。第一绝缘膜形成在第二栅极部件的表面上。在通过蚀刻去除第一绝缘膜以形成第二栅极31的同时退回第二栅极构件。选择的图示：图4B

6. 发明专利

JP2014520391A Intermediate products for the production process and the semiconductor device for manufacturing a semiconductor device 审中-公开
标题翻译：空值
公开(公告)号：JP2014520391A
公开(公告)日：2014-08-21
申请号：JP2014513211
申请日：2012-06-01
申请人：アコネールアクティエボラーグ
发明人：エガルドミカエル , リンドエリック , ウェルネルソンラーシュ−エリック
IPC分类号： H01L29/812 , H01L21/336 , H01L21/338 , H01L21/8234 , H01L27/06 , H01L29/423 , H01L29/49 , H01L29/778 , H01L29/78
CPC分类号： H01L21/28114 , H01L21/31144 , H01L21/823431 , H01L21/8252 , H01L21/845 , H01L27/0605 , H01L27/0629 , H01L29/20 , H01L29/42316 , H01L29/4236 , H01L29/42376 , H01L29/495 , H01L29/517 , H01L29/66462 , H01L29/66469 , H01L29/66522 , H01L29/6653 , H01L29/66545 , H01L29/66795 , H01L29/66871 , H01L29/7787
摘要：本発明概念の一態様によれば、半導体装置を製造するプロセスが提供され、このプロセスは、チャネル層（１０４）を提供するステップと、チャネル層上にマスク（１０６）を提供するステップと、チャネル層との接触状態において接触層（１０８）をエピタキシャル成長させるステップと、接触層上において支持層（１１０）をエピタキシャル成長させるステップであって、支持層が、接触層よりも大きな速度でエッチングされるように構成されている、ステップと、マスクを除去することにより、支持層を通じて延在するトレンチを形成するステップと、トレンチ内に導体（１１８）を提供するステップと、を具備する。又、半導体装置の製造用の中間生成物も提供される。
摘要翻译：根据本发明构思的一个方面，提供了一种用于制造半导体器件的方法，包括：提供沟道层（104），在沟道层上提供掩模（106），外延生长接触层（108）与所述沟道层一起在所述接触层上外延生长支撑层（110），其中所述支撑层布置成以比所述接触层更高的速率进行蚀刻，通过移除所述掩模形成延伸穿过所述支撑层的沟槽，以及在沟槽中提供导体（118）。还提供了用于制造半导体器件的中间产品。

7. 发明专利

JP2014107456A Method of manufacturing semiconductor device 有权
标题翻译：制造半导体器件的方法
公开(公告)号：JP2014107456A
公开(公告)日：2014-06-09
申请号：JP2012260354
申请日：2012-11-28
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： OGATA KAN , IWASAKI TOSHIFUMI
IPC分类号： H01L21/336 , H01L21/28 , H01L21/768 , H01L21/8234 , H01L27/088 , H01L29/78
CPC分类号： H01L29/6656 , H01L21/823418 , H01L21/823425 , H01L21/823475 , H01L21/823814 , H01L29/665 , H01L29/6653 , H01L29/6659 , H01L29/7833
摘要： PROBLEM TO BE SOLVED: To improve the performance and manufacturing yield of a semiconductor device.SOLUTION: A sidewall spacer SW composed of insulating films IL2, IL3 is formed on a sidewall of a gate electrode GE by etching back the insulating films IL2, IL3 after sequentially forming the insulating films IL2, IL3 so as to cover the gate electrode GE on a semiconductor substrate SB. Then, a source-drain region SD is formed in the semiconductor substrate SB by injecting ions using the gate electrode GE and the wall spacer SW as masks. Then, the thickness of the sidewall spacer SW is reduced by isotropically etching the sidewall spacer SW under a condition where the insulating film IL2 is more hardly etched than the insulating film IL3. Thereafter, a reactive layer formed by reaction between metal and the source-drain region SD is formed in the source-drain region SD.
摘要翻译：要解决的问题：提高半导体器件的性能和制造成品率。解决方案：通过在栅电极GE的侧壁上蚀刻绝缘膜IL2，IL3，形成由绝缘膜IL2，IL3构成的侧壁间隔物SW 依次形成绝缘膜IL2，IL3，以覆盖半导体衬底SB上的栅电极GE。然后，通过使用栅电极GE和壁间隔件SW注入离子作为掩模，在半导体衬底SB中形成源极 - 漏极区域SD。然后，在绝缘膜IL2比绝缘膜IL3几乎不被蚀刻的状态下，通过各向同性蚀刻侧壁间隔物SW来减小侧壁间隔物SW的厚度。此后，在源极 - 漏极区域SD中形成由金属和源极 - 漏极区域SD之间的反应形成的反应层。

8. 发明专利

JP2014075557A Manufacturing method for semiconductor device 有权
标题翻译：半导体器件的制造方法
公开(公告)号：JP2014075557A
公开(公告)日：2014-04-24
申请号：JP2012223643
申请日：2012-10-05
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： MAEKAWA TAKASHI , MIHARA TATSUYOSHI
IPC分类号： H01L21/8234 , H01L27/088
CPC分类号： H01L21/823468 , H01L21/26513 , H01L21/266 , H01L21/31116 , H01L21/823418 , H01L21/823462 , H01L29/0615 , H01L29/36 , H01L29/66477 , H01L29/6653 , H01L29/66553 , Y10S257/90 , Y10S438/90
摘要： PROBLEM TO BE SOLVED: To improve performance and reliability of a semiconductor device.SOLUTION: After an insulating film IL6 and other insulating film are sequentially formed on a semiconductor substrate SUB so as to cover gate electrodes GE1, GE2, and GE3, a sidewall spacer SW1 is formed on a side surface IL6a of the insulating film IL6 by etching back the other insulating film. The sidewall spacer SW1 on the side surface IL6a of the insulating film IL6 corresponding to the side walls of the gate electrodes GE1 and GE2 is removed, and the sidewall spacer SW1 on the side surface IL6a of the insulating film IL6 corresponding to the side wall of the gate electrode GE3 remains. Thereafter, the sidewall spacer SW1 and the insulating film IL6 are etched back, and the sidewall spacer made of the insulating film IL6 is formed on the side walls of the gate electrodes GE1, GE2, and GE3. The width of the sidewall spacers on the side walls of the gate electrodes GE1 and GE2 is smaller than the width of the sidewall spacer on the side wall of the gate electrode GE3.
摘要翻译：要解决的问题：提高半导体器件的性能和可靠性。解决方案：在绝缘膜IL6和其它绝缘膜依次形成在半导体衬底SUB上以覆盖栅电极GE1，GE2和GE3之后，侧壁间隔物通过蚀刻另一绝缘膜，在绝缘膜IL6的侧表面IL6a上形成SW1。除去与栅电极GE1，GE2的侧壁对应的绝缘膜IL6的侧面IL6a上的侧壁间隔物SW1，与绝缘膜IL6的侧壁对应的绝缘膜IL6的侧面IL6a上的侧壁间隔物SW1 栅电极GE3残留。此后，侧壁间隔物SW1和绝缘膜IL6被回蚀刻，并且由绝缘膜IL6制成的侧壁间隔物形成在栅电极GE1，GE2和GE3的侧壁上。栅电极GE1和GE2的侧壁上的侧壁间隔物的宽度小于栅电极GE3的侧壁上的侧壁间隔物的宽度。

9. 发明专利

JP2014033007A Semiconductor integrated circuit 审中-公开
标题翻译：半导体集成电路
公开(公告)号：JP2014033007A
公开(公告)日：2014-02-20
申请号：JP2012171219
申请日：2012-08-01
申请人： Toshiba Corp , 株式会社東芝
发明人： ZAITSU KOICHIRO , TATSUMURA KOSUKE , MATSUMOTO MARI
IPC分类号： H01L21/8247 , G11C16/02 , H01L21/336 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11803 , G11C16/04 , G11C16/0441 , G11C16/10 , H01L21/26586 , H01L21/28273 , H01L21/28282 , H01L27/0207 , H01L27/11526 , H01L27/11534 , H01L27/11573 , H01L29/6653 , H01L29/66537 , H01L29/6659 , H01L29/66825 , H01L29/66833 , H01L29/7881 , H01L29/792 , H03K19/17764 , H03K19/17792
摘要： PROBLEM TO BE SOLVED: To obtain a nonvolatile programmable switch having excellent erasing characteristics.SOLUTION: A semiconductor integrated circuit includes a nonvolatile memory including first and second nonvolatile memory transistors M11, M12, and an output wiring Q with which their drain diffusion regions are connected commonly. The lower surface of the gate electrode of a logic transistor in a logic switch circuit 30 has a height, from the upper surface of a surface, which is lower than that of the lower surface of the control gate electrode of the first and second nonvolatile memory transistors M11, M12. When viewed from the upper surface of the substrate, the length of the overlapping portion of the source diffusion region and the control gate electrode of the first and second nonvolatile memory transistors M11, M12 in a direction parallel with the channel is larger than the length of the overlapping portion of the source diffusion region and the gate electrode of the logic transistor in a direction parallel with the channel.
摘要翻译：要解决的问题：获得具有优异擦除特性的非易失性可编程开关。解决方案：半导体集成电路包括非易失性存储器，其包括第一和第二非易失性存储晶体管M11，M12以及与漏极扩散区域连接的输出布线Q 常用。逻辑开关电路30中的逻辑晶体管的栅电极的下表面具有比表面的上表面低于第一和第二非易失性存储器的控制栅电极的下表面的高度晶体管M11，M12。当从基板的上表面观察时，与通道平行的方向上的第一和第二非易失性存储晶体管M11，M12的源极扩散区域和控制栅电极的重叠部分的长度大于源极扩散区域和逻辑晶体管的栅电极的重叠部分在与沟道平行的方向上。

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