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1. 发明专利

JP2016532296A 改善されたＳｉＧｅファセットによる改善されたシリサイド形成审中-公开
标题翻译：改进的硅化物的形成通过改进的SiGe面
公开(公告)号：JP2016532296A
公开(公告)日：2016-10-13
申请号：JP2016536476
申请日：2014-08-22
申请人：日本テキサス・インスツルメンツ株式会社 , テキサスインスツルメンツインコーポレイテッド , テキサスインスツルメンツインコーポレイテッド
发明人：エスエクボーテシャシャンク , エスエクボーテシャシャンク , リムクワンヨン , リムクワンヨン , エシュンエベニーザ , エシュンエベニーザ , チョイヨウンスン , チョイヨウンスン
IPC分类号： H01L21/8234 , H01L21/28 , H01L21/336 , H01L27/088 , H01L29/78
CPC分类号： H01L29/45 , H01L21/28123 , H01L21/823412 , H01L21/823425 , H01L21/823443 , H01L27/0207 , H01L27/088 , H01L29/0847 , H01L29/161 , H01L29/165 , H01L29/41725 , H01L29/458 , H01L29/665 , H01L29/66636 , H01L29/7848
摘要：記載される例において、集積回路(100)が半導体材料(104)を含む。第1のゲート構造(108)がゲート誘電体層(112)及びゲート(114)を含む。第2のゲート構造(118)が、フィールド酸化物(106)の側壁(142)に重ならないゲート(122)を含む。SiGeソース/ドレイン領域(138)が、頂部端(140)が、半導体材料(104)の頂部表面からSiGeソース/ドレイン領域(138)の深さの3分の1より多く延在しないように、第1及び第2のゲート構造(108、118)間にある。誘電体スペーサ(124、152)が、SiGeソース/ドレイン領域(138)上まで延在して、ゲート(122)の横方向表面の近隣にある。コンタクト(160)が、コンタクト(160)の底部の少なくとも半分が、SiGeソース/ドレイン領域(138)上の金属シリサイド(156)に直接的に接するように、第1及び第2のゲート構造(108、118)間にある。
摘要翻译：在所描述的例子中，它包括一个集成电路（100）的半导体材料（104）。该第一栅极结构（108），包括一栅极介电层（112）和栅极（114）。第二栅极结构（118）包括在所述场氧化物（106）（142）的栅极（122）的侧壁上的不重叠的。由于SiGe源极/漏极区（138），所述顶端（140）不大于SiGe源极的深度的三分之一多个扩展/从所述半导体材料（104）的顶表面漏极区（138），第一和第二栅极结构（108，118）之间。介电间隔物（124152）延伸到上的SiGe源极/漏极区（138），邻近所述栅极（122）的侧表面上。触点（160），所述触点（160）的底部的至少一半是在直接接触到在SiGe源极/漏极区中的金属硅化物（138）（156），第一和第二栅极结构（108 ，118）之间。

3. 发明专利

JP2011222938A Semiconductor device and method for manufacturing the same 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2011222938A
公开(公告)日：2011-11-04
申请号：JP2010203164
申请日：2010-09-10
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： CHAGIHARA HIROSHI , ISHII YASUYUKI
IPC分类号： H01L21/8247 , H01L21/8234 , H01L27/088 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11575 , H01L21/28273 , H01L21/28282 , H01L21/823443 , H01L21/823462 , H01L21/823835 , H01L27/0922 , H01L27/11519 , H01L27/11521 , H01L27/11546 , H01L27/11548 , H01L27/11565 , H01L27/11568 , H01L28/40 , H01L29/0649 , H01L29/42324 , H01L29/42328 , H01L29/4234 , H01L29/42344 , H01L29/4975 , H01L29/6653 , H01L29/66659 , H01L29/66825 , H01L29/66833 , H01L29/7835 , H01L29/7881 , H01L29/792
摘要： PROBLEM TO BE SOLVED: To provide technique for improving a manufacturing yield of a semiconductor device including a non-volatile memory cell having a split-gate structure.SOLUTION: A selection gate electrode CG of a CG shunt portion is formed so that a second height d2 from the principal surface of a semiconductor substrate 1 of the selection gate electrode CG of the CG shunt portion positioned in a feeding region is lower than a first height d1 of a selection gate electrode CG from the principal surface of the semiconductor substrate 1 in a memory cell forming region.
摘要翻译：要解决的问题：提供一种提高包括具有分裂栅极结构的非易失性存储单元的半导体器件的制造成品率的技术。解决方案：形成CG分流部分的选择栅电极CG，使得位于馈电区域的CG分流部分的选择栅电极CG的半导体衬底1的主表面的第二高度d2较低比在存储单元形成区域中半导体衬底1的主表面上的选择栅电极CG的第一高度d1。版权所有（C）2012，JPO＆INPIT

4. 发明专利

JP4507257B2 Semiconductor element and method 有权
公开(公告)号：JP4507257B2
公开(公告)日：2010-07-21
申请号：JP2006017986
申请日：2006-01-26
申请人：マクロニクスインターナショナルカンパニーリミテッド
发明人：ウェイ・ミンチュンヘンリー
IPC分类号： H01L21/768 , H01L21/8234 , H01L27/088
CPC分类号： H01L21/76897 , H01L21/28061 , H01L21/823443 , H01L21/823475 , H01L29/78

5. 发明专利

JPWO2008084628A1 半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子有权
公开(公告)号：JPWO2008084628A1
公开(公告)日：2010-04-30
申请号：JP2008553037
申请日：2007-12-14
申请人：シャープ株式会社
发明人：竹井　美智子 , 美智子竹井 , 一秀冨安 , 一秀冨安 , 福島　康守 , 康守福島 , 高藤　裕 , 裕高藤 , 守口　正生 , 正生守口 , スティーブンロイドロース , スティーブンロイドロース
IPC分类号： H01L21/336 , H01L21/02 , H01L21/28 , H01L21/3205 , H01L23/52 , H01L27/12 , H01L29/786
CPC分类号： H01L27/1266 , H01L21/6835 , H01L21/823418 , H01L21/823443 , H01L24/83 , H01L27/1214 , H01L29/04 , H01L29/66772 , H01L2221/6835 , H01L2221/68363 , H01L2224/2919 , H01L2224/83894 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01021 , H01L2924/01033 , H01L2924/01042 , H01L2924/01045 , H01L2924/0105 , H01L2924/01058 , H01L2924/01073 , H01L2924/01074 , H01L2924/01078 , H01L2924/01082 , H01L2924/04941 , H01L2924/0665 , H01L2924/10253 , H01L2924/13091 , H01L2924/14 , H01L2924/15788 , H01L2924/00 , H01L2924/3512
摘要：本発明は、半導体素子の微細化及び低抵抗化を実現することができるとともに、工程を簡略化することができる半導体装置の製造方法、表示装置の製造方法、半導体装置、半導体素子の製造方法、及び、半導体素子を提供する。本発明の半導体装置の製造方法は、基板上に半導体素子を有する半導体装置を製造する方法であって、上記製造方法は、シリコン層及び金属層が積層された構造を有する半導体素子を基板上に転写し、加熱により、シリコン層中の金属層側の部分を構成するシリコンと金属層中のシリコン層側の部分を構成する金属とから金属シリサイドを形成する金属シリサイド形成工程を含むものである。

6. 发明专利

JP4334811B2 A method of manufacturing a semiconductor device 有权
公开(公告)号：JP4334811B2
公开(公告)日：2009-09-30
申请号：JP2002090483
申请日：2002-03-28
申请人：株式会社ルネサステクノロジ
发明人：俊次久保 , 淳天羽生
IPC分类号： H01L21/28 , H01L27/10 , H01L21/02 , H01L21/285 , H01L21/336 , H01L21/768 , H01L21/8234 , H01L21/8238 , H01L21/8239 , H01L21/8242 , H01L27/092 , H01L27/108
CPC分类号： H01L27/10894 , H01L21/28518 , H01L21/76802 , H01L21/823443 , H01L21/823814 , H01L21/823835 , H01L27/1052 , H01L27/10811 , H01L27/10888 , H01L28/75 , H01L28/84 , H01L28/91 , H01L29/665
摘要： According to the present invention, a method for manufacturing a semiconductor device forms a cobalt silicide film 11 on source/drain regions 7a and 7b and a gate electrode 4 of transistors in the logic circuit region, making it possible to form a high-performance and highly integrated logic circuit.

7. 发明专利

JP4181537B2 Semiconductor device and a method of manufacturing the same 有权
公开(公告)号：JP4181537B2
公开(公告)日：2008-11-19
申请号：JP2004328673
申请日：2004-11-12
申请人：株式会社東芝
发明人：藤友博齋
IPC分类号： H01L21/8234 , H01L21/28 , H01L27/08 , H01L27/088 , H01L29/423 , H01L29/49 , H01L29/786
CPC分类号： H01L21/823443 , H01L21/82345

8. 发明专利

JP2007208242A Method of controlling height of gate electrode 有权
标题翻译：控制门电极高度的方法
公开(公告)号：JP2007208242A
公开(公告)日：2007-08-16
申请号：JP2006347122
申请日：2006-12-25
申请人： Interuniv Micro Electronica Centrum Vzw , アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェInteruniversitair Micro−Elektronica Centrum Vzw
发明人： VELOSO ANABELA
IPC分类号： H01L29/78 , H01L21/28 , H01L21/8234 , H01L27/088 , H01L29/423 , H01L29/49
CPC分类号： H01L29/4975 , H01L21/28052 , H01L21/28097 , H01L21/823443 , H01L21/823456 , H01L21/823835 , H01L21/82385 , H01L29/66507 , H01L29/66545
摘要： PROBLEM TO BE SOLVED: To provide a method of controlling the height of a gate electrode in a silicidation process. SOLUTION: The method of controlling the height of a gate electrode in a silicidation process includes: a step of piling up a sacrificial cap layer 18 on top of each of one or more gate electrodes 13 to a given height on a semiconductor substrate 10; a step of forming an additional layer 14 of oxide on top of the sacrificial cap layer 18; a step of covering, with a material 17, the semiconductor substrate 10 having the one or more gate electrodes each provided with the sacrificial cap layer 18 on top thereof; a step of performing a planarization process by means of chemical mechanical polishing (CMP); a step of performing a removing process until the sacrificial cap layer 18 on each of the one or more gate electrodes 13 is exposed; and a step of removing the sacrificial cap layer 18 from each of the gate electrodes 13 so that each of the gate electrodes 13 will attain a given height. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种在硅化工艺中控制栅电极的高度的方法。解决方案：在硅化工艺中控制栅电极的高度的方法包括：在半导体衬底上将一个或多个栅电极13中的每一个顶部的牺牲帽层18堆叠到给定高度的步骤 10; 在牺牲盖层18的顶部上形成氧化物附加层14的步骤; 用材料17覆盖具有一个或多个栅电极的半导体衬底10的每个在其顶部上设置有牺牲帽层18的步骤; 通过化学机械抛光（CMP）进行平面化处理的步骤; 进行去除处理的步骤，直到暴露一个或多个栅电极13中的每一个上的牺牲覆盖层18为止; 以及从每个栅电极13去除牺牲帽层18的步骤，使得每个栅电极13将达到给定的高度。版权所有（C）2007，JPO＆INPIT

9. 发明专利

JP2007081249A Semiconductor device and method for manufacturing the same 审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：JP2007081249A
公开(公告)日：2007-03-29
申请号：JP2005269220
申请日：2005-09-15
申请人： Matsushita Electric Ind Co Ltd , 松下電器産業株式会社
发明人： SATO YOSHIHIRO , KUDO CHIAKI
IPC分类号： H01L21/8234 , H01L21/28 , H01L21/336 , H01L27/088 , H01L29/41 , H01L29/423 , H01L29/49 , H01L29/78
CPC分类号： H01L21/823456 , H01L21/28097 , H01L21/823443 , H01L21/823835 , H01L21/82385 , H01L29/66545 , H01L29/6659 , H01L29/7833
摘要： PROBLEM TO BE SOLVED: To prevent a non-reaction polysilicon region or a region where the composition of a silicide is locally different from being generated in a gate electrode due to pattern dependency such as a gate length or a gate region when integrating the gate electrode of a transistor into a full silicide. SOLUTION: A semiconductor device is provided with a first N type MIS transistor 51 successively formed in a first region A of a semiconductor substrate 100, and having a first gate insulating film 104A and a first gate electrode 115A integrated into the full silicide and a second N type MIS transistor 52 successively formed in a second region B of the semiconductor substrate 100, and having a second gate insulating film 104B and a second gate electrode 115B integrated into the full silicide. The gate length of the second gate electrode 115B is made larger than the gate length of the first gate electrode 115A, and the thickness of the central part of the gate length direction in the second gate electrode 115B is made smaller than that of the first gate electrode 115A. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：为了防止由于栅极长度或栅极区域的图案依赖性而导致的非反应多晶硅区域或硅化物的组成在栅极中产生局部不同的区域，当积分晶体管的栅电极成全硅化物。解决方案：半导体器件设置有连续形成在半导体衬底100的第一区域A中的第一N型MIS晶体管51，并且具有集成到完全硅化物中的第一栅极绝缘膜104A和第一栅电极115A 以及依次形成在半导体衬底100的第二区域B中的第二N型MIS晶体管52，并且具有集成到全部硅化物中的第二栅极绝缘膜104B和第二栅电极115B。使第二栅电极115B的栅极长度大于第一栅电极115A的栅极长度，并且使第二栅电极115B中的栅极长度方向的中心部分的厚度比第一栅极115A的栅极长度的栅极长度小电极115A。版权所有（C）2007，JPO＆INPIT

10. 发明专利

JP2006140319A Semiconductor device and its fabrication process 有权
标题翻译：半导体器件及其制造工艺
公开(公告)号：JP2006140319A
公开(公告)日：2006-06-01
申请号：JP2004328673
申请日：2004-11-12
申请人： Toshiba Corp , 株式会社東芝
发明人： SAITO TOMOHIRO
IPC分类号： H01L21/8234 , H01L21/28 , H01L27/08 , H01L27/088 , H01L29/423 , H01L29/49 , H01L29/786
CPC分类号： H01L21/823443 , H01L21/82345
摘要： PROBLEM TO BE SOLVED: To provide a fabrication process of a semiconductor device in which a highly reliable full silicide MOSFET and a silicide MOSFET can be formed on the same substrate easily as compared with prior art.
SOLUTION: The fabrication process of a semiconductor device comprises steps for forming a gate insulating film 30 on a semiconductor substrate 10, for forming a first gate electrode 40 and a second gate electrode 42 on the gate insulating film, for depositing a mask material 90 on the first gate electrode and the second gate electrode, for patterning the mask material to expose the upper surface of the first gate electrode while covering the second gate electrode, for etching the upper part of the first gate electrode by utilizing the mask material, for removing the mask material, for depositing a metal film 100 on the first gate electrode and the second gate electrode, and for silicificating the entire first gate electrode and the upper part of the second gate electrode.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：与现有技术相比，提供可以在同一基板上容易地形成高可靠性全硅化物MOSFET和硅化物MOSFET的半导体器件的制造工艺。解决方案：半导体器件的制造工艺包括在半导体衬底10上形成栅极绝缘膜30的步骤，用于在栅极绝缘膜上形成第一栅电极40和第二栅电极42，用于沉积掩模在第一栅电极和第二栅电极上的材料90，用于图案化掩模材料以暴露第一栅电极的上表面同时覆盖第二栅极，用于通过利用掩模材料蚀刻第一栅电极的上部用于去除掩模材料，用于在第一栅电极和第二栅电极上沉积金属膜100，并且用于使第一栅电极和第二栅电极的上部整体硅化。版权所有（C）2006，JPO＆NCIPI

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