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1. 发明专利

JP6306611B2 ワンタイムプログラマブル素子のエラー検出/訂正有权
公开(公告)号：JP6306611B2
公开(公告)日：2018-04-04
申请号：JP2015555238
申请日：2014-01-22
申请人：クアルコム,インコーポレイテッド
发明人：ジュン・ピル・キム , テヒュン・キム , スンリュル・キム
IPC分类号： G06F12/16 , G11C11/16 , G11C17/06 , G11C29/42
CPC分类号： G06F11/1048 , G11C11/16 , G11C17/02 , G11C17/146 , G11C17/18 , G11C29/027 , G11C2029/4402

2. 发明专利

JP2018011299A 電子装置のネットワーク、電子装置及びその検査工程有权
公开(公告)号：JP2018011299A
公开(公告)日：2018-01-18
申请号：JP2017134161
申请日：2017-07-07
申请人：渡辺浩志
发明人：渡辺浩志 , 曾徳彰 , 永井享浩 , 白田理一郎
IPC分类号： H04L12/28
CPC分类号： H04L9/3278 , G06F7/588 , G06F21/44 , G06F21/602 , G06F21/70 , G06F21/73 , G06F21/86 , G11C7/24 , G11C11/1695 , G11C11/2295 , G11C13/0059 , G11C16/20 , G11C16/22 , G11C2029/4402 , G11C2213/79 , H01L23/535 , H01L27/10805 , H04L9/0861 , H04L9/0866 , H04L9/32 , H04L41/12 , H04L69/16 , H04L2209/12 , H04L2209/805
摘要：【課題】半導体チップ製造と共に一括して生産される認証素子の集団の物理的乱雑さを利用し、物理的に複製不可能なチップ認証を、物理的実態を持つネットワークノードの物理アドレスとして一意に提供する。【解決手段】ネットワークを構成する電子装置を、周辺ノードと、周辺ノードの登録情報を管理する基幹ノードの2種類に分け、基幹ノードは中央管理するものとし、周辺ノードには物理的に複製不可能なチップ認証装置を搭載し、周辺ノードの物理アドレスをチップレベルで管理することによって、ネットワーク全体の管理とセキュリティを効率的に向上させることを特徴としている。【選択図】図88

3. 发明专利

JP2017162536A メモリデバイス审中-公开
公开(公告)号：JP2017162536A
公开(公告)日：2017-09-14
申请号：JP2016048694
申请日：2016-03-11
申请人：東芝メモリ株式会社
发明人：ブシュナクサナドサレフケレデ , 李旭
IPC分类号： G11C16/06
CPC分类号： G11C16/16 , G11C16/0483 , G11C16/08 , G11C16/26 , G11C29/781 , G11C29/789 , G11C5/025 , G11C5/063 , G11C2029/1208 , G11C2029/4402
摘要：【課題】メモリデバイスの製造コストを低減する。【解決手段】メモリデバイスは、メモリ領域BLKを含むメモリセルアレイ10と、メモリ領域BLKに対するアドレスのデコードを行うデコーダ回路81と、を含む。デコーダ回路81は、デコーダ回路81の活性化を制御するデコーダ部812と、メモリ領域BLKの不良情報を保持する複数の情報保持部LATと、不良情報に基づいてメモリ領域を活性化するか否か判定するトランジスタQ1を含む判定部90と、判定部90の判定結果に基づいてメモリ領域BLKの活性化のための信号を出力する信号出力部814と、を含む。トランジスタQ1の第1の端子は、信号出力部814の入力端子ND0に接続され、トランジスタQ1の第2の端子は、デコーダ部812の一端に接続され、トランジスタQ1のゲートは、複数の情報保持部LATに接続されている。【選択図】図7

4. 发明专利

JP2017139757A 半導体チップの冗長アドレスを用いたチップ認証の物理的な複製防止機能(PCID) 审中-公开
公开(公告)号：JP2017139757A
公开(公告)日：2017-08-10
申请号：JP2017011804
申请日：2017-01-26
申请人：渡辺浩志
发明人：永井亨浩 , 渡辺浩志 , 白田理一郎
IPC分类号： H04L9/32 , H04L9/10
CPC分类号： G11C29/34 , G06F21/44 , G06F21/577 , G06F21/73 , G09C1/00 , G11C29/022 , G11C29/025 , G11C29/027 , G11C29/1201 , G11C29/16 , G11C29/18 , G11C29/24 , G11C29/26 , G11C29/36 , G11C29/44 , G11C29/56008 , G11C29/78 , G11C29/783 , G11C7/24 , H04L9/0866 , H04L9/3278 , G06F2221/034 , G11C2029/1202 , G11C2029/1204 , G11C2029/1806 , G11C2029/4402 , G11C2029/5606 , H04L2209/12
摘要：【課題】半導体チップ間のPCID通信機能において、より偽造やネットワークへの介入リスクの少ない認証方法を提案する。また、従来技術における、個体差が小さく、不安定で、温度変化に弱いなどの難しさや、PCID用のセルや回路の追加による追加費用が発生するなどの問題をすべて解決する。【解決手段】半導体チップはモジュラー領域およびテスト回路を含み、前記モジュラー領域はそれぞれ冗長ビット線を含むメモリセルアレイと少なくとも冗長アドレスを記録する周辺メモリからなる複数のモジュラーエリアを含む。テスト回路は半導体チップに固有の冗長アドレスを取得する。冗長アドレスの分布はモジュラー領域内のモジュラーエリアの一部あるいは全部に関連してランダムに形成される。テスト回路は物理チップ認証計測装置から受け取る指定コードに応じて半導体チップに固有な物理的特徴から生成した乱数を出力する。【選択図】図1

5. 发明专利

JP2017079050A 保護されたデータとは別個のパリティデータの記憶审中-公开
公开(公告)号：JP2017079050A
公开(公告)日：2017-04-27
申请号：JP2016157672
申请日：2016-08-10
申请人：エイチジーエスティーネザーランドビーブイ , Hgst Netherlands B V
发明人： ZVONIMIR Z BANDIC , ROBERT E MATEESCU , SONG SEUNG-HWAN
IPC分类号： G06F11/10
CPC分类号： G06F11/1044 , G11C29/52 , G11C2029/0411 , G11C2029/4402
摘要：【課題】保護されたデータとは別個のパリティデータの記憶を提供する。【解決手段】記憶環境2において、記憶デバイスは、複数のメモリデバイスを含む主記憶アレイと、1つまたは複数のパリティメモリデバイスと、データのブロックを記憶するように構成されたコントローラと、を含む。コントローラは、少なくとも、データのブロックを主記憶アレイに書き込み、データのブロックに対するパリティデータを判定し、判定されたパリティデータの少なくとも一部を1つまたは複数のパリティメモリデバイスに書き込むことによって、データのブロックを記憶するように構成される。【選択図】図1

6. 发明专利

JP2017045288A メモリシステム审中-公开
标题翻译：存储系统
公开(公告)号：JP2017045288A
公开(公告)日：2017-03-02
申请号：JP2015167324
申请日：2015-08-27
申请人：株式会社東芝
发明人：辻伸広 , 加田憲一郎 , 武田慎也 , 北爪敏彦 , 小寺俊輔 , 岩田哲也 , 古山良雄 , 奈良井洋介
IPC分类号： G06F12/00 , G06F12/16
CPC分类号： G11C29/38 , G06F3/0619 , G06F3/064 , G06F3/0653 , G06F3/0659 , G06F3/0679 , G11C29/44 , G11C29/82 , G11C5/04 , G11C2029/4402
摘要：【課題】バッドブロックに対する消去及び書き込み動作を禁止できるメモリシステムを提供する。【解決手段】一実施形態のメモリシステムは、ホスト機器からチップセレクト信号/CSを受信可能な第1ピン(Pin1)と、チップセレクト信号が受信された直後に受信された信号をコマンドとして認識するインターフェース回路(210,220)と、メモリセルアレイ(110)と、キャンセル制御回路(441)とを備える。メモリセルアレイは、バッドブロックを示す第1バッドブロック管理情報が予め第1領域に書き込まれている。キャンセル制御回路は、第1バッドブロック管理情報に基づいて、コマンドがバッドブロックに対する消去又は書き込み動作を命令する第1禁止コマンドの場合に、第1禁止コマンドをキャンセルする。【選択図】図17
摘要翻译：为了提供能够禁止擦除和写入操作的坏块的存储系统。根据一个实施例的存储器系统识别可以从主机装置（引脚1）接收芯片选择信号/ CS的第一销，即选择信号被接收作为一命令的芯片之后立即接收到的信号它包括一个接口电路（210，220），一个存储单元阵列（110），和一个取消控制电路（441）。存储单元阵列包括指示坏块的第一坏块管理信息预先写入在所述第一区域。取消控制电路，基于所述第一坏块管理信息，在指示擦除或写入操作到一个坏块中的第一禁止命令的情况下，命令，取消第一禁止命令。 .The 17

7. 发明专利

JP6086451B2 セル情報を不揮発性メモリアレイに保存する不揮発性メモリ有权
标题翻译：一种用于在非易失性存储器阵列中存储的小区信息的非易失性存储器
公开(公告)号：JP6086451B2
公开(公告)日：2017-03-01
申请号：JP2014522976
申请日：2012-07-25
申请人：クアルコム,インコーポレイテッド
发明人：ジュン・ピル・キム , テヒュン・キム , ハリ・エム・ラオ
IPC分类号： H01L21/8246 , H01L27/105 , H01L29/82 , H01L43/08 , G11C11/15
CPC分类号： G11C11/16 , G11C29/846 , G11C2029/4402

9. 发明专利

JP2016189187A 記録装置、および情報処理装置审中-公开
标题翻译：记录装置和信息处理装置
公开(公告)号：JP2016189187A
公开(公告)日：2016-11-04
申请号：JP2016050329
申请日：2016-03-15
申请人：パナソニックIPマネジメント株式会社
发明人：山下英明 , 大塚健
IPC分类号： G06F11/10
CPC分类号： G06F3/0638 , G06F11/108 , G06F3/0604 , G06F3/0619 , G06F3/0632 , G06F3/0688 , G11C7/20 , G11C2029/0411 , G11C2029/4402
摘要：【課題】アドレス変換テーブルの初期化処理を誤って実行した場合でも、元のデータの復旧が可能な記録装置を提供する。【解決手段】記録装置100は、記憶モジュール150と記録制御部120を備える。記録制御部120は、書き込み要求に対して、パリティデータを生成し、記憶モジュール150に書き込む。読み出し要求に対して、エラーを検出した場合に、他の記憶モジュール150から読み出したデータとパリティデータから、エラーのデータを復旧する。記憶モジュール150の初期化要求に対して、記憶モジュール150から初期化を行う記憶モジュール150を特定し、アドレス変換テーブル158を初期化する。また、初期化された記憶モジュール150を識別する識別情報を保持する。記憶モジュール150のテーブル初期化要求を取り消す要求に対して、保持している識別情報に対応する記憶モジュール150からのデータの読み出しをエラーとして処理する。【選択図】図2
摘要翻译：要解决的问题：提供即使地址转换表被错误地初始化也可以恢复原始数据的记录装置。解决方案：记录装置100包括存储器模块150和记录控制器120.记录控制器120产生奇偶校验数据响应于写请求，并将其写入存储器模块150.当相对于读请求检测到错误时，根据从另一存储器模块150读取的数据和奇偶校验数据恢复用于错误的数据。识别响应于存储器模块150的初始化请求被初始化的存储器模块150，并且初始化地址转换表158。此外，保持用于识别初始化存储器模块150的识别信息。响应于从存储器模块150取消表初始化的请求，对与保持的识别信息相对应的来自存储器模块150的数据读取被处理为错误。选择的图示：图2

10. 发明专利

JP2016170833A 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：JP2016170833A
公开(公告)日：2016-09-23
申请号：JP2015049260
申请日：2015-03-12
申请人：株式会社東芝
发明人：川澄篤
IPC分类号： G11C16/06 , G11C17/14
CPC分类号： G11C17/18 , G11C17/00 , G11C17/16 , G11C29/785 , G11C29/82 , G11C7/12 , G11C7/14 , H01L27/112 , H01L27/11206 , H01L27/224 , G11C2029/4402 , G11C29/765
摘要：【課題】一つの実施形態は、メモリセルの検査時間を短縮することに適した半導体装置を提供することを目的とする。【解決手段】一つの実施形態によれば、ノーマルセルとレプリカセルとワードラインと第1のビットラインとバイアス生成回路と第2のビットラインと電流生成回路とを有する半導体装置が提供される。ノーマルセルは、OTP(One Time Programmable)型のメモリセルである。レプリカセルは、ノーマルセルと等価な特性を有する。ワードラインは、ノーマルセルの制御端子とレプリカセルの制御端子とに共通に接続されている。第1のビットラインは、レプリカセルの入出力端子に接続されている。バイアス生成回路は、第1のビットラインに接続されている。第2のビットラインは、ノーマルセルの入出力端子に接続されている。電流生成回路は、バイアス生成回路及び第2のビットラインに接続されている。【選択図】図2
摘要翻译：要解决的问题：提供适合于减少存储单元的检查时间的半导体器件。解决方案：提供一种半导体器件，包括正常单元，复制单元，字线，第一位线，偏置生成电路，第二位线，并且包括电流产生电路。正常单元是OTP（一次可编程）存储单元。复制单元具有与正常单元相同的特征。字线通常连接到正常单元的控制端子和复制单元的控制端子。第一位线连接到复制单元的输入/输出端子。偏置产生电路连接到第一位线。第二位线连接到正常单元的输入/输出端。电流发生电路连接到偏置发生电路和第二位线。选择图：图2

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