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1. 发明专利

JP2017503294A アウトオブオーダープロセッサの書き込み結合メモリ領域アクセスに依存するロードリプレイを除外する装置及び方法有权
标题翻译：排除装置和方法来加载重放依赖于写入耦合的存储器区域的访问乱序处理器
公开(公告)号：JP2017503294A
公开(公告)日：2017-01-26
申请号：JP2016564427
申请日：2014-12-14
申请人：ヴィアアライアンスセミコンダクターカンパニーリミテッド , ヴィアアライアンスセミコンダクターカンパニーリミテッド
发明人：コル，ジェラード，エム , エディー，コリン , ヘンリー，ジー，グレン
IPC分类号： G06F9/38 , G06F9/34
CPC分类号： G06F9/3838 , G06F9/30 , G06F9/30043 , G06F9/3855 , G06F9/5011 , G06F2209/507
摘要：第1のリザベーションステーションと、第2のリザベーションステーションとを含む装置。第1のリザベーションステーションは、ロードマイクロ命令をディスパッチし、保持バス上で、ロードマイクロ命令がオンコアのキャッシュメモリ以外の規定のリソースからオペランドを取得するようになされた指定されたロードマイクロ命令であるか否かを示す。第2のリザベーションステーションは、保持バスに接続され、ロードマイクロ命令に依存する1つ又は複数の新しいマイクロ命令を、第1のロードマイクロ命令がディスパッチされてから複数のクロックサイクル数の後に、実行のためにディスパッチする。保持バス上で、ロードマイクロ命令が指定されたロードマイクロ命令であることが示されている場合、第2のリザベーションステーションは、1つ又は複数の新しいマイクロ命令のディスパッチを、ロードマイクロ命令がオペランドを取得するまでストールさせるように構成される。複数の非コアリソースは、ジョイントテストアクショングループインターフェイスを通じてアウトオブオーダープロセッサに対応する複数の指定されたロード命令を用いてプログラムされたランダムアクセスメモリを含む。アウトオブオーダープロセッサは、初期化時に、複数の指定されたロード命令を判断するためにランダムアクセスメモリにアクセスする。
摘要翻译：装置，其包括第一保留站和第二保留站。第一保留站分派负载微指令，保持总线上，或者负载微指令负载微指令被指定用于获取从提供比Onkoa的高速缓冲存储器等资源的操作数指示是否与否。第二保留站被连接到保持总线，一个或多个新微指令取决于负载微指令，时钟周期的第一负载微指令多个数之后，从被调度，执行派遣他们订购。在保持总线，如果它被示出为被加载微指令指定负载微指令，第二保留站，一个或多个调度新微指令，负载微指令操作数配置为失速获取。多个非核心资源，包括被编程有多个与通过联合测试行动组接口的乱序处理器指定的加载指令的随机存取存储器。乱序处理器，在初始化时，接入到随机存取存储器，以便确定已被多个指定的加载指令。

2. 发明专利

JP2017502443A ハングを検出するためのロジック・アナライザ有权
标题翻译：逻辑分析仪来检测挂起
公开(公告)号：JP2017502443A
公开(公告)日：2017-01-19
申请号：JP2016563275
申请日：2014-12-13
申请人：ヴィアアライアンスセミコンダクターカンパニーリミテッド , ヴィアアライアンスセミコンダクターカンパニーリミテッド
发明人：フーカー，ロドニー，イー , リード，ダグラス，アール
IPC分类号： G06F12/08 , G06F9/52 , G06F11/07
CPC分类号： G06F12/0855 , G06F9/30 , G06F9/38 , G06F9/382 , G06F9/524 , G06F12/0864 , G06F12/0897 , G06F2212/60
摘要：マイクロプロセッサが、タグ・アレイを含むキャッシュと、タグ・アレイに対するアクセスをアービトレートするタグパイプと、スターベーション、ライブロック、又はデッドロックの状態を調査するためのロジック・アナライザとを備える。タグパイプに結合された読出しロジックを備えるロジック・アナライザは、タグ・アレイにアクセスするトランザクションのスナップショットを記録するように構成されている。
摘要翻译：微处理器包括含高速缓存标签阵列，和Tagupaipu仲裁访问标签阵列和逻辑分析仪进行调查饥饿，活锁或死锁的状态。包括耦合到Tagupaipu读取逻辑的逻辑分析仪被配置为记录访问标签阵列交易的快照。

3. 发明专利

JP2016522954A コンフィギュレーションデータを提供するための装置及び方法有权
标题翻译：装置和方法用于提供配置数据
公开(公告)号：JP2016522954A
公开(公告)日：2016-08-04
申请号：JP2016520762
申请日：2014-12-12
申请人：ヴィアアライアンスセミコンダクターカンパニーリミテッド , ヴィアアライアンスセミコンダクターカンパニーリミテッド
发明人：グレンヘンリー，ジー , グレンヘンリー，ジー , ケ— ジェイン，ディネシュ , ケ― ジェイン，ディネシュ , ギャスキンズ，ステファン
IPC分类号： G06F11/00 , G06F12/08
CPC分类号： G06F12/0893 , G06F1/3275 , G06F8/66 , G06F9/4403 , G06F12/0811 , G06F12/12 , G06F15/177 , G06F2212/222 , G06F2212/283 , G06F2212/601 , G11C7/20 , G11C17/16 , G11C17/18 , G11C2029/4402
摘要：装置が、プログラマと、ストアと、複数のコアとを含む。プログラマは、ヒューズ・アレイを圧縮されたコンフィギュレーションデータでプログラミングする。ストアは、伸長されたコンフィギュレーションデータ・セットの記憶及びアクセスを可能にする。複数のコアのそれぞれは、ヒューズ・アレイに結合される。コアのうちの1つが、電源投入/リセットが行われると、ヒューズ・アレイにアクセスして、1つ又は複数のキャッシュ・メモリのための伸長されたコンフィギュレーションデータ・セットを伸長し、記憶する。コアのそれぞれは、リセット・ロジックと、スリープ・ロジックとを含む。リセット・ロジックは、電源投入/リセットが行われると、伸長されたコンフィギュレーションデータ・セットを使用して、その1つ又は複数のキャッシュ・メモリを初期設定する。スリープ・ロジックは、パワー・ゲーティング事象の後に電力が復元されたことを判定し、ストアにその後、アクセスして、伸長されたコンフィギュレーションデータ・セットを取り出して、パワー・ゲーティング事象の後に1つ又は複数のキャッシュを初期設定するように使用する。
摘要翻译：装置包括一个程序员，和存储，和多个核心的。程序员压缩熔丝阵列中的配置数据进行编程。存储器允许存储和细长配置数据集的访问。所述多个核中的每个被耦合到熔丝阵列。其中的核心的，但执行电源接通/复位时，通过访问熔丝阵列，扩大一个或多个细长的配置数据高速缓冲存储器设置，并存储。每个核心包括复位逻辑，睡眠逻辑。复位逻辑，当执行上电/复位时，使用扩展的配置数据集，初始化一个或多个高速缓冲存储器。睡眠逻辑确定电源是一个功率门控事件之后恢复，则存储，访问，检索扩展的配置数据集，功率门控事件1之后一个或使用多个高速缓存到初始设置。

4. 发明专利

JP2017507443A ヘテロジニアス置換ポリシーを用いるセット・アソシエイティブ・キャッシュ・メモリ有权
公开(公告)号：JP2017507443A
公开(公告)日：2017-03-16
申请号：JP2016564434
申请日：2014-12-14
申请人：ヴィアアライアンスセミコンダクターカンパニーリミテッド , ヴィアアライアンスセミコンダクターカンパニーリミテッド
发明人：フーカー，ロドニー，イー , エディー，コリン , リード，ダグラス，アール , グリア，ジョン，マイケル
IPC分类号： G06F12/08 , G06F12/12
CPC分类号： G06F12/0864 , G06F8/4442 , G06F12/0846 , G06F12/127 , G06F12/128 , G06F2212/1021 , G06F2212/6032 , G06F2212/6082 , Y02D10/13
摘要：セット・アソシエイティブ・キャッシュ・メモリは、M個のセット×N個のウェイとして構成された記憶要素のアレイと、キャッシュ・メモリ内で失敗するメモリ・アクセスに応じて記憶要素を割り当てる割当ユニットとを備える。各メモリ・アクセスは、複数のパーセルのパーセルごとに1つのセットを選択し、パーセル指定子は、パーセルに含まれるN個のウェイのうちのウェイのサブセットを指定する。選択セットと関連付けられたパーセルのウェイのサブセットは互いに排他的であり、パーセル指定子は、複数の既定の置換スキームの中からパーセルと関連付けられた置換スキームを指定する。メモリ・アクセスごとに、割当ユニットは、メモリ・アクセスに応じてパーセル指定子を選択し、パーセルと関連付けられた置換スキームを使用して、パーセル内に含まれる選択セットのウェイのサブセット内に割り当てる。

5. 发明专利

JP2017503299A モードに応じてセットの１つ又は複数を選択的に選択するように動的に構成可能であるマルチモード・セット・アソシエイティブ・キャッシュ・メモリ有权
标题翻译：多模组相联高速缓冲存储器是动态配置，以根据所述模式选择选择性地一组或多组
公开(公告)号：JP2017503299A
公开(公告)日：2017-01-26
申请号：JP2016564433
申请日：2014-12-14
申请人：ヴィアアライアンスセミコンダクターカンパニーリミテッド , ヴィアアライアンスセミコンダクターカンパニーリミテッド
发明人：リード，ダグラス，アール
IPC分类号： G06F12/08
CPC分类号： G06F12/0864 , G06F12/0804 , G06F12/0846 , G06F12/123 , G06F12/128 , G06F2212/10 , G06F2212/1021 , G06F2212/601 , G06F2212/6032 , Y02D10/13
摘要：キャッシュ・メモリは、2^Jバイトのキャッシュ・ラインを記憶し、各々がタグの各Xビットを保持する2^N個のセットの配列を含み、入力はQビット・メモリ・アドレスMA[(Q−1):0]を受け取り、このアドレスはタグMA[(Q−1):(Q−X)]と、インデックスMA[(Q−X−1):J]とを有する。Qは、少なくとも(N+J+X−1)の整数である。第1のモードでは、セット選択ロジックは、インデックス及びタグのLSBを使用して1つのセットを選択し、比較ロジックは、タグのLSB以外のすべてのビットを選択されたセット内の各タグのLSB以外のすべてのビットと比較し、マッチがあればヒットを表示し、そうでなければ、割り当てロジックが、選択されたセット内に割り当てる。第2のモードでは、セット選択ロジックは、インデックスを使用して2つのセットを選択し、比較ロジックは、タグを選択された2つのセット内の各タグと比較して、マッチがあればヒットを表示し、そうでなければ、2つの選択されたセットのうちの1つのセット内に割り当てる。
摘要翻译：高速缓冲存储器，2道^ J商店字节的高速缓存行，每一行包括2 ^ N若干套保持每个X位的标签，输入Q位存储器地址MA [（Q的序列 -1）：0]接收该地址标记MA [（Q-1）:( Q-X）]，指数MA [（Q-X-1）：用J]一个。 Q为至少（N + J + X-1）的整数。在第一模式中，设置选择逻辑使用LSB的索引和标签中选择一个集合，比较逻辑，在选定的组中的每个标签，除了LSB标记的所有比特LSB 相比除了匹配显示命中否则所有位，分配逻辑分配在所选择的组。在第二模式中，设置选择逻辑选择使用索引，比较逻辑两组，用两套到所选择的标签的标签进行比较，一击，如果有一个匹配显示，否则，分配给所述一组所选择的两个组。

6. 发明专利

JP2017503296A アウトオブオーダープロセッサでの長いロードサイクルに依存するロードリプレイを除外するメカニズム有权
标题翻译：机制排除取决于乱序处理器的漫漫长路循环负荷重播
公开(公告)号：JP2017503296A
公开(公告)日：2017-01-26
申请号：JP2016564430
申请日：2014-12-14
申请人：ヴィアアライアンスセミコンダクターカンパニーリミテッド , ヴィアアライアンスセミコンダクターカンパニーリミテッド
发明人：コル，ジェラード，エム , エディー，コリン , ヘンリー，ジー，グレン
IPC分类号： G06F9/38 , G06F9/34
CPC分类号： G06F9/3838 , G06F9/30 , G06F9/30043 , G06F9/3855 , G06F9/5011 , G06F2209/507 , Y02D10/22
摘要：第1のリザベーションステーションと、第2のリザベーションステーションとを含む装置。第1のリザベーションステーションは、ロードマイクロ命令をディスパッチし、そのロードマイクロ命令が、オンコアのキャッシュメモリ以外の規定のリソースからオペランドを取得するようになされ、オペランドを取得するために第1のクロックサイクル数よりも多くを必要とする、指定されたロードマイクロ命令であるかを保持バス上で示す。第2のリザベーションステーションは、保持バスに接続され、ロードマイクロ命令に依存する1つ又は複数の新しいマイクロ命令を、第1のロードマイクロ命令がディスパッチされてから複数のクロックサイクル数の後に、実行のためにディスパッチする。保持バス上で、ロードマイクロ命令が指定されたロードマイクロ命令であることが示されている場合、第2のリザベーションステーションは、1つ又は複数の新しいマイクロ命令のディスパッチを、ロードマイクロ命令がオペランドを取得するまでストールさせるように構成される。
摘要翻译：装置，其包括第一保留站和第二保留站。第一保留站分派负载微指令，负载微指令适于检索从提供比Onkoa的高速缓冲存储器等资源的操作数，时钟周期的所述第一数目，以检索一个操作数它需要超过指示是否保持总线上指定的负载微指令。第二保留站被连接到保持总线，一个或多个新微指令取决于负载微指令，时钟周期的第一负载微指令多个数之后，从被调度，执行派遣他们订购。在保持总线，如果它被示出为被加载微指令指定负载微指令，第二保留站，一个或多个调度新微指令，负载微指令操作数配置为失速获取。

7. 发明专利

JP2017503295A アウトオブオーダープロセッサでのロードリプレイを低減する節電メカニズム有权
标题翻译：节电机制来减少乱序处理器的负载重播
公开(公告)号：JP2017503295A
公开(公告)日：2017-01-26
申请号：JP2016564429
申请日：2014-12-14
申请人：ヴィアアライアンスセミコンダクターカンパニーリミテッド , ヴィアアライアンスセミコンダクターカンパニーリミテッド
发明人：コル，ジェラード，エム , エディー，コリン , ヘンリー，ジー，グレン
IPC分类号： G06F9/38 , G06F9/34
CPC分类号： G06F1/3243 , G06F1/3203 , G06F1/3237 , G06F1/324 , G06F1/3296 , G06F9/226 , G06F9/30036 , G06F9/30043 , G06F9/30083 , G06F9/3836 , G06F9/3838
摘要：装置は、第1のリザベーションステーションと、第2のリザベーションステーションとを含む。第1のリザベーションステーションは、第1のロードマイクロ命令をディスパッチし、第1のロードマイクロ命令がオンコアのキャッシュメモリ以外の規定のリソースからオペランドを取得するようになされた指定されたロードマイクロ命令であるかを検出して保持バス上で示す。第2のリザベーションステーションは、保持バスに接続され、第1のロードマイクロ命令に依存する1つ又は複数の新しいマイクロ命令を、第1のロードマイクロ命令がディスパッチされてから第1のクロックサイクル数の後に、実行のためにディスパッチする。保持バス上で、第1のロードマイクロ命令が指定されたロードマイクロ命令であることが示されている場合、第2のリザベーションステーションは、1つ又は複数の新しいマイクロ命令のディスパッチを、第1のロードマイクロ命令がオペランドを取得するまでストールさせるように構成される。
摘要翻译：该装置包括第一保留站和第二保留站。第一保留站，所述第一调度负载微指令，第一负载微指令是加载微指令由指定从除提供资源的其他高速缓冲存储器中检索操作数Onkoa 结果表明保持总线或检测和。第二保留站被连接到保持总线，一个或多个新微指令取决于第一负载微指令，从在时钟周期的第一数目的被调度的第一负载微指令后来，派遣执行。上保持所述总线，如果示出的第一负载微指令被加载指定微指令，第二保留站，一个或多个新的微指令的调度的，第一配置加载微指令来搪塞，直到你的操作。

8. 发明专利

JP2017507442A モードに応じてウェイの全部又はサブセットに選択的に割り当てるように動的に構成可能であるマルチモード・セット・アソシエイティブ・キャッシュ・メモリ有权
公开(公告)号：JP2017507442A
公开(公告)日：2017-03-16
申请号：JP2016564428
申请日：2014-12-14
申请人：ヴィアアライアンスセミコンダクターカンパニーリミテッド , ヴィアアライアンスセミコンダクターカンパニーリミテッド
发明人：リード，ダグラス，アール
IPC分类号： G06F12/08
CPC分类号： G06F12/023 , G06F12/0804 , G06F12/0846 , G06F12/0864 , G06F12/123 , G06F12/128 , G06F2212/1021 , G06F2212/282 , G06F2212/601 , G06F2212/6046 , Y02D10/13
摘要：キャッシュは2^Jバイトのキャッシュ・ラインを記憶し、2^N個のセットの配列を有し、各々の配列は、各々がタグの各Xビット及び2^W個のウェイを保持する。入力は、タグMA[(Q−1):(Q−X)]とインデックスMA[(Q−X−1):J]とを有するQビット・アドレスMA[(Q−1):0]を受け取る。Qは、少なくとも(N+J+X−1)である。セット選択ロジックは、インデックス及びタグのLSBを使用して1つのセットを選択し、比較ロジックは、タグのLSB以外のすべてのビットを選択されたセット内の各タグのLSB以外のすべてのビットと比較し、マッチがあればヒットを表示し、割り当てロジックは、マッチがないことを比較ロジックが表示したときに、第1のモードで動作しているときには選択されたセットの2^W個のウェイのうちのいずれかの中に割り当て、第2のモードで動作しているときには選択されたセットの2^W個のウェイのサブセット内に割り当てる。サブセットは、タグ部分のビットに基づき制限される。

9. 发明专利

JP2017503297A アウトオブオーダープロセッサでのキャッシュ不可に依存するロードリプレイを除外するメカニズム有权
标题翻译：机构排除依赖于不可缓存在乱序处理器中的负载重播
公开(公告)号：JP2017503297A
公开(公告)日：2017-01-26
申请号：JP2016564431
申请日：2014-12-14
申请人：ヴィアアライアンスセミコンダクターカンパニーリミテッド , ヴィアアライアンスセミコンダクターカンパニーリミテッド
发明人：コル，ジェラード，エム , エディー，コリン , ヘンリー，ジー，グレン
IPC分类号： G06F9/38 , G06F9/34
CPC分类号： G06F9/3838 , G06F9/30043 , G06F9/3824 , G06F9/3834 , G06F9/3836 , G06F9/3855 , G06F9/3861
摘要：第1のリザベーションステーションと、第2のリザベーションステーションとを含む装置。第1のリザベーションステーションは、ロードマイクロ命令をディスパッチし、保持バス上で、ロードマイクロ命令がオンコアのキャッシュメモリ以外の規定のリソースからオペランドを取得するようになされた指定されたロードマイクロ命令であるか否かを示す。第2のリザベーションステーションは、保持バスに接続され、ロードマイクロ命令に依存する1つ又は複数の新しいマイクロ命令を、第1のロードマイクロ命令がディスパッチされてから複数のクロックサイクル数の後に、実行のためにディスパッチする。保持バス上で、ロードマイクロ命令が指定されたロードマイクロ命令であることが示されている場合、第2のリザベーションステーションは、1つ又は複数の新しいマイクロ命令のディスパッチを、ロードマイクロ命令がオペランドを取得するまでストールさせるように構成される。リソースは、メモリバスを通じてアウトオブオーダープロセッサを接続した、システムメモリを含む。
摘要翻译：装置，其包括第一保留站和第二保留站。第一保留站分派负载微指令，保持总线上，或者负载微指令负载微指令被指定用于获取从提供比Onkoa的高速缓冲存储器等资源的操作数指示是否与否。第二保留站被连接到保持总线，一个或多个新微指令取决于负载微指令，时钟周期的第一负载微指令多个数之后，从被调度，执行派遣他们订购。在保持总线，如果它被示出为被加载微指令指定负载微指令，第二保留站，一个或多个调度新微指令，负载微指令操作数配置为失速获取。资源，是通过存储器总线连接到外的顺序处理器，包括系统存储器。

10. 发明专利

JP2016535360A 非アトミック分割経路融合積和审中-公开
标题翻译：非原子分路融合产物总和
公开(公告)号：JP2016535360A
公开(公告)日：2016-11-10
申请号：JP2016538834
申请日：2015-06-24
申请人：ヴィアアライアンスセミコンダクターカンパニーリミテッド , ヴィアアライアンスセミコンダクターカンパニーリミテッド
发明人：エルマー，トーマス
IPC分类号： G06F17/10 , G06F7/499 , G06F9/305
CPC分类号： G06F7/483 , G06F7/485 , G06F7/4876 , G06F7/49957 , G06F7/5443 , G06F9/3001 , G06F9/30014 , G06F9/3017 , G06F9/30185 , G06F9/38 , G06F9/3893 , G06F17/16
摘要：マイクロプロセッサが、形式±A*B±Cの融合積和演算を、この演算を第1のサブ演算と第2のサブ演算とに分割することによって実行する。第1のサブ演算は、AとBとの部分積をCと累算すること又はCなしで累算することを選択的に行い、中間結果ベクトル及び複数の計算制御インジケータを生成する。計算制御インジケータは、中間結果ベクトルから最終結果を生成するためのその後の計算がどのように進行すべきかを指示する。複数の計算制御インジケータと組み合わされた、中間結果ベクトルは、結果が有効桁においてターゲット・データ・サイズに低減される複合算術演算の無限精度計算から区別不能な結果を生成するのに十分な情報を提供する。
摘要翻译：微处理器，形式±A * B±℃的融合产物和运算，通过将操作分成第一子动作和第二和子操作运行。执行第一子操作以累积部分积A和B没有它或C，以选择性地积聚在C，中间结果以产生向量和多个计算控制指示符的。计算控制指示符，随后的计算，以产生从中间结果矢量指示如何继续进行的最终结果。与多个计算控制指示符，中间结果矢量的组合，其结果是足够的信息来生成从组合算术运算的无限精度计算区分非导致有效位数减少到目标数据大小提供。

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