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1. 发明专利

JP5797813B2 マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法有权
标题翻译：存储器总线输出驱动器以及用于多存储体存储器装置的方法
公开(公告)号：JP5797813B2
公开(公告)日：2015-10-21
申请号：JP2014120789
申请日：2014-06-11
申请人：クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
发明人：ジェンツン・リン , アジャイ・アナント・イングル
IPC分类号： G11C11/419 , G11C11/413
CPC分类号： G11C29/26 , G11C29/1201 , G11C29/38 , G11C7/1048 , G11C7/1051 , G11C7/1069 , G11C8/12

2. 发明专利

JP2014222556A マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法有权
标题翻译：多银行存储器存储器总线输出驱动器及其方法
公开(公告)号：JP2014222556A
公开(公告)日：2014-11-27
申请号：JP2014120789
申请日：2014-06-11
申请人：クゥアルコム・インコーポレイテッドQualcomm Incorporated , Qualcomm Incorporated , クゥアルコム・インコーポレイテッドQualcomm Incorporated
发明人： JENTSUNG LIN , AJAY ANANT INGLE
IPC分类号： G11C11/413
CPC分类号： G11C29/26 , G11C7/1048 , G11C7/1051 , G11C7/1069 , G11C8/12 , G11C29/1201 , G11C29/38
摘要：【課題】マルチバンク構成のメモリにおいて、選択バンクの読み出しデータを低面積、低電力、高速に出力可能な方法を提供する。【解決手段】第1バス128に結合された第1トライステートデバイス220において、センスアンプ212の第1センスアウトプット218および第2センスアウトプット222を受け取ることと、第2バス130に結合された第2トライステートデバイス224において、センスアンプ212の第1センスアウトプットおよび第2センスアウトプットを受け取ることと、バス選択インプットに応じて第1バスまたは第2バスを駆動するために第1トライステートデバイスおよび第2トライステートデバイスの1つを選択的にアクティブにする。【選択図】図2
摘要翻译：要解决的问题：提供一种能够在具有多存储体结构的存储器中进行小区域，低功率和高速输出所选存储体的读出数据的方法。解决方案：一种方法包括：接收第一感测输出 218和耦合到第一总线128的第一三态装置220处的读出放大器212的第二感测输出222，在第二三态装置224处接收读出放大器212的第一感测输出和第二感测输出耦合到第二总线130，并且响应于总线选择输入，选择性地激活第一三态装置和第二三态装置之一以驱动第一总线或第二总线。

3. 发明专利

JP4807959B2 Parallel test circuit and said parallel test method capable bank selection 有权
公开(公告)号：JP4807959B2
公开(公告)日：2011-11-02
申请号：JP2005077415
申请日：2005-03-17
申请人：株式会社ハイニックスセミコンダクターHynix Semiconductor Inc.
发明人：泰珍姜
IPC分类号： G01R31/28 , G11C29/34 , G11C8/12 , G11C29/00 , G11C29/26
CPC分类号： G11C8/12 , G11C29/26 , G11C2029/2602

4. 发明专利

JP4786941B2 Hub, memory modules, and memory systems and how to read and write method through this 有权
公开(公告)号：JP4786941B2
公开(公告)日：2011-10-05
申请号：JP2005162842
申请日：2005-06-02
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人：起▲薫▼ 李
IPC分类号： G06F12/16 , G11C5/00 , G11C29/26
CPC分类号： G06F13/1684 , G11C5/04 , G11C29/26 , G11C2029/2602 , G11C2029/4402

5. 发明专利

JP4419049B2 Memory modules and memory system 有权
标题翻译：空值
公开(公告)号：JP4419049B2
公开(公告)日：2010-02-24
申请号：JP2003115834
申请日：2003-04-21
申请人：エルピーダメモリ株式会社
发明人：義徳松井 , 博明池田 , 利夫管野
IPC分类号： G06F12/00 , H01L25/065 , G06F13/16 , G11C5/00 , G11C5/02 , G11C5/06 , G11C7/00 , G11C7/10 , H01L25/00 , H01L25/07 , H01L25/18
CPC分类号： G11C11/408 , G11C5/00 , G11C5/04 , G11C5/06 , G11C7/1051 , G11C7/1063 , G11C8/12 , G11C29/1201 , G11C29/26 , G11C29/48 , H01L23/5384 , H01L25/0657 , H01L25/18 , H01L2224/16 , H01L2224/16145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/00014 , H01L2224/0401
摘要： The dynamic RAM (DRAM) module comprises several DRAM chips (201) stacked on input-output chip (211), connected through penetration electrodes (215). - An INDEPENDENT CLAIM is also included for a memory system.
摘要翻译：动态RAM（DRAM）模块包括堆叠在输入输出芯片（211）上的多个DRAM芯片（201），其通过穿透电极（215）连接。存储系统还包括一个独立的声明。

6. 发明专利

JP4216405B2 Built - semiconductor memory device equipped with an in-parallel test circuit 有权
公开(公告)号：JP4216405B2
公开(公告)日：2009-01-28
申请号：JP15033199
申请日：1999-05-28
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人：南鍾金
IPC分类号： G11C11/401 , G11C29/34 , G11C29/00 , G11C29/26
CPC分类号： G11C29/26 , G11C29/34

7. 发明专利

JP4051008B2 Semiconductor device 有权
公开(公告)号：JP4051008B2
公开(公告)日：2008-02-20
申请号：JP2003274652
申请日：2003-07-15
申请人：松下電器産業株式会社
发明人：健治元持
IPC分类号： G01R31/28 , G11C29/34 , G11C29/00 , G11C29/06 , G11C29/26
CPC分类号： G11C29/26 , G11C2029/2602

8. 发明专利

JP2008016176A Multiport memory device which has serial i/o interface 有权
标题翻译：具有串行I / O接口的多媒体存储器件
公开(公告)号：JP2008016176A
公开(公告)日：2008-01-24
申请号：JP2007173531
申请日：2007-06-29
申请人： Hynix Semiconductor Inc , 株式会社ハイニックスセミコンダクターHynix Semiconductor Inc.
发明人： CHUNG JIN-IL , KIM JAE-IL , DO CHANG-HO , HUR HWANG
IPC分类号： G11C11/401 , G01R31/28 , G11C11/407
CPC分类号： G11C7/1075 , G11C7/22 , G11C7/222 , G11C8/16 , G11C29/26 , G11C29/32
摘要： PROBLEM TO BE SOLVED: To provide a multiport memory device that can stably execute a DRAM test without involving an internal port during a test mode of the multiport memory device. SOLUTION: A structure is provided for achieving a DRAM core test mode (hereinafter "DTM mode") independently from a normal operating mode of the multiport memory device. During the DTM mode, an external pad used as a transmission and reception pad for serial transmission with an external apparatus during the normal operating mode is used as a pad for parallel input and an output interface, and test operations are executed in various input and output data transmission processing modes including an SDR (Single Data Rate), a DDR (Double Data Rate) and a QDR (Quadruple Data Rate). COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种在多端口存储器件的测试模式期间可以稳定执行DRAM测试而不涉及内部端口的多端口存储器件。解决方案：提供一种用于独立于多端口存储器件的正常操作模式实现DRAM内核测试模式（以下称为“DTM模式”）的结构。在DTM模式期间，作为用于在正常操作模式期间与外部设备进行串行传输的发送和接收垫的外部焊盘被用作并行输入和输出接口的焊盘，并且在各种输入和输出中执行测试操作数据传输处理模式包括SDR（单数据速率），DDR（双倍数据速率）和QDR（四倍数据速率）。版权所有（C）2008，JPO＆INPIT

9. 发明专利

JP3970336B2 Method for functional testing of the devices and a memory cell having a memory cell 失效
公开(公告)号：JP3970336B2
公开(公告)日：2007-09-05
申请号：JP50353299
申请日：1998-05-27
申请人：シーメンスアクチエンゲゼルシヤフト
发明人：リヒターデトレフ , マコーネルローデリック
IPC分类号： G11C29/44 , G11C29/12 , G11C29/26 , G11C29/38
CPC分类号： G11C29/44 , G11C29/12 , G11C29/26 , G11C29/38 , G11C2029/4402
摘要： A testing means (6) tests the function of storage cells (3) of a memory (10). A first group (1) of the storage cells (3) is tested and the corresponding test results are temporarily stored in a second group (2) of the storage cells (3) before the results are released outside the memory (10).

10. 发明专利

JP2007095276A Multiport memory device having serial/output interface 有权
标题翻译：具有串行/输出接口的多种存储器件
公开(公告)号：JP2007095276A
公开(公告)日：2007-04-12
申请号：JP2006259624
申请日：2006-09-25
申请人： Hynix Semiconductor Inc , 株式会社ハイニックスセミコンダクターHynix Semiconductor Inc.
发明人： DO CHANG-HO , LEE JAE JIN
IPC分类号： G11C29/34 , G01R31/28 , G11C11/401
CPC分类号： G11C29/26 , G11C8/16
摘要： PROBLEM TO BE SOLVED: To provide a multiport memory device capable of detecting presence/no presence of port abnormality. SOLUTION: This device includes a first pad for providing serial input/output data communication, a second pad for providing parallel input/output data communication, a port for executing serial input/output data communication with an external device via the first pad, a plurality of banks for executing parallel input/output data communication with the port, a first data bus for transmitting a first signal output from the port to the bank, and a second data bus for transmitting a second signal output from the bank to the port. In a test mode, a test signal input in parallel from the second pad is transmitted to the second data bus, test data transmitted to the first data bus is transmitted to the second pad, and a test signal made into series and output via the port is transmitted again to the port. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供能够检测端口异常的存在/不存在的多端口存储器件。解决方案：该装置包括用于提供串行输入/输出数据通信的第一焊盘，用于提供并行输入/输出数据通信的第二焊盘，用于经由第一焊盘执行与外部设备的串行输入/输出数据通信的端口，用于执行与该端口的并行输入/输出数据通信的多个存储体，用于将从端口输出的第一信号发送到存储体的第一数据总线，以及用于发送从存储体输出的第二信号到第二数据总线的第二数据总线，港口。在测试模式下，将从第二焊盘并行输入的测试信号发送到第二数据总线，发送到第一数据总线的测试数据被发送到第二焊盘，并且测试信号通过端口串联并输出再次传输到端口。版权所有（C）2007，JPO＆INPIT

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