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1. 发明专利

JP2016157504A 半導体装置、テストプログラムおよびテスト方法有权
标题翻译：半导体器件，测试程序和测试方法
公开(公告)号：JP2016157504A
公开(公告)日：2016-09-01
申请号：JP2015036297
申请日：2015-02-26
申请人：ルネサスエレクトロニクス株式会社
发明人：宮西篤史 , 石井雄一郎 , 横山佳巧
IPC分类号： G11C11/413 , G01R31/28 , G11C29/50
CPC分类号： G11C29/04 , G11C11/412 , G11C11/413 , G11C11/419 , G11C29/02 , G11C29/34 , G11C29/46 , G11C29/48 , G11C29/50 , G11C7/04 , G11C11/417 , G11C29/06
摘要：【課題】SRAMについての低温選別試験に代えて常温での選別試験を実施する場合に、オーバーキルを減らし、かつ、ローカルばらつきに起因する不良流出の危険を抑える。【解決手段】ワード線と、ビット線対と、メモリセルと、前記ビット線対を駆動する駆動回路とを備えるSRAMにおいて、前記メモリセルへデータを書込むときに、前記ビット線対の一方のビット線をハイレベル(VDD)電位で駆動し、他方のビット線を通常書込みの場合のロウレベル(VSS)電位よりも少し高い中間電位(VSS+数十mV〜百数十mV)で駆動することができる機能を持たせる。【選択図】図7
摘要翻译：要解决的问题：为了减少过度杀死并且抑制由局部变化引起的缺陷排放的风险，在进行常温下的筛选试验而不是SRAM的低温筛选试验的情况下。解决方案：包括一个字线，一个位线对，一个存储单元和一个用于驱动位线对的驱动电路具有这样的功能，其中当数据被写入存储单元时，位线对中的一个位线是驱动为高电平（VDD）电位，另一位线被驱动为略高于低电平（VSS）电位的中间电位（VSS +几十mV至一百和几十mV）正常写作的情况。选择图：图7

2. 发明专利

JP4216405B2 Built - semiconductor memory device equipped with an in-parallel test circuit 有权
公开(公告)号：JP4216405B2
公开(公告)日：2009-01-28
申请号：JP15033199
申请日：1999-05-28
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人：南鍾金
IPC分类号： G11C11/401 , G11C29/34 , G11C29/00 , G11C29/26
CPC分类号： G11C29/26 , G11C29/34

3. 发明专利

JP3839869B2 Semiconductor memory device 失效
公开(公告)号：JP3839869B2
公开(公告)日：2006-11-01
申请号：JP13693596
申请日：1996-05-30
申请人：株式会社ルネサステクノロジ
发明人：孝伊藤 , 忠昭山内 , 幹雄朝倉
IPC分类号： G11C11/401 , G11C29/34 , G11C29/00 , G11C29/04
CPC分类号： G11C29/34

4. 发明专利

JP3774084B2 Semiconductor memory test circuit and method 有权
公开(公告)号：JP3774084B2
公开(公告)日：2006-05-10
申请号：JP17738299
申请日：1999-06-23
申请人：株式会社ハイニックスセミコンダクター
发明人：進根呉 , 榮煕金
IPC分类号： G11C11/406 , G11C29/34 , G01R31/26 , G01R31/28 , G11C11/401 , G11C29/40 , G11C29/46
CPC分类号： G11C29/34 , G11C29/40 , G11C29/46

5. 发明专利

JP2005327449A Parallel bit test device and method 审中-公开
标题翻译：并行测试设备和方法
公开(公告)号：JP2005327449A
公开(公告)日：2005-11-24
申请号：JP2005130551
申请日：2005-04-27
申请人： Samsung Electronics Co Ltd , 三星電子株式会社Samsung Electronics Co.,Ltd.
发明人： KIN KOHAN
IPC分类号： G01R31/28 , G11C29/00 , G11C29/10 , G11C29/34 , G11C29/40
CPC分类号： G11C29/40 , G11C29/34 , G11C2029/0405 , G11C2029/2602
摘要： PROBLEM TO BE SOLVED: To provide a memory device in which data stored in a memory cell array are compared with test data stored in the memory device or inverted data of the test data to detect defect of the memory device and to provide a parallel bit test method of the memory device.
SOLUTION: The memory device includes a memory cell array, a test data storage section and a decision section. The decision section determines whether the data in the memory cell array are the same as the test data and the inverted data of the test data or not. The parallel bit test method includes a step in which the test data are stored in the test data storage section, a step in which the test data and the inverted data of the test data are written in the memory cell array and a step in which decision is made to determine whether the data read from the memory cell array are the same as the test data and their inverted data or not. Therefore, defect of the memory device is efficiently detected for various test data.
COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：提供一种存储器件，其中将存储在存储单元阵列中的数据与存储在存储器件中的测试数据或测试数据的反相数据进行比较，以检测存储器件的缺陷并提供一个存储器件的并行位测试方法。解决方案：存储器件包括存储单元阵列，测试数据存储部分和判定部分。决定部确定存储单元阵列中的数据是否与测试数据和测试数据的反相数据相同。并行位测试方法包括将测试数据存储在测试数据存储部分中的步骤，其中将测试数据和测试数据的反相数据写入存储单元阵列的步骤和其中决定用于确定从存储单元阵列读取的数据是否与测试数据及其反相数据相同。因此，针对各种测试数据有效地检测存储装置的缺陷。版权所有（C）2006，JPO＆NCIPI

6. 发明专利

JP3718085B2 Semiconductor memory device 有权
公开(公告)号：JP3718085B2
公开(公告)日：2005-11-16
申请号：JP22943999
申请日：1999-08-13
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人：鐘烈金
IPC分类号： G01R31/28 , G11C29/00 , G11C29/06 , G11C29/34
CPC分类号： G11C29/34

7. 发明专利

JP3710845B2 Semiconductor memory device 失效
公开(公告)号：JP3710845B2
公开(公告)日：2005-10-26
申请号：JP15501595
申请日：1995-06-21
申请人：株式会社ルネサステクノロジ
发明人：司大石
IPC分类号： G01R31/28 , G11C7/00 , G11C11/21 , G11C11/401 , G11C11/404 , G11C11/406 , G11C11/407 , G11C11/408 , G11C19/08 , G11C29/00 , G11C29/06 , G11C29/30 , G11C29/34 , G11C29/46 , G11C29/56 , H01L21/8242 , H01L27/108
CPC分类号： G11C29/56 , G11C29/30 , G11C29/34 , G11C29/46
摘要： A test mode control circuit detects designation of a test mode in accordance with a combination of external control signals and address signals, and activates an internal period setting circuit. Internal period setting circuit generates a clock signal having a prescribed period when activated, and applies it to a control circuit. In accordance with the test mode designating signal from test mode setting circuit and the clock signal from internal period setting circuit, control circuit causes an internal address generating circuit to generate an internal address signal successively in synchronization with the clock signal, so that a word line of a memory array is selected.

8. 发明专利

JP2003331598A Semiconductor memory device 审中-公开
标题翻译：半导体存储器件
公开(公告)号：JP2003331598A
公开(公告)日：2003-11-21
申请号：JP2002137083
申请日：2002-05-13
申请人： Mitsubishi Electric Corp , 三菱電機株式会社
发明人： HAMAIDE HIROSHI , KONO TAKASHI , FURUYA KIYOHIRO
IPC分类号： G01R31/28 , G01R31/3183 , G11C11/401 , G11C11/407 , G11C29/34 , G11C29/40 , G11C29/00
CPC分类号： G11C29/40 , G11C29/34 , G11C2029/0405 , G11C2029/2602
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor memory device which can perform a multi-bit test by which a defective word line can be detected.
SOLUTION: At the time of a multi-bit test, An I/O combiner 50 degenerates data of a plurality of bits read out to pairs of data buses TDB0-TDB3 from a memory cell array MA in parallel and outputs them to a pair of data bus RTDB. A read amplifier 351 compares a logic level of degenerate data received from the I/O combiner 50 with a logic level of expected value data TADD9. The read amplifier 351 judges that write/read of data for the plurality of bits is normally performed when a logic level of degenerate data coincides with a logic level of the expected value data TADD9.
COPYRIGHT: (C)2004,JPO
摘要翻译：要解决的问题：提供一种半导体存储器件，其可以执行可以检测到有缺陷的字线的多位测试。解决方案：在多位测试时，I / O组合器50将从数据总线TDB0-TDB3对读出的多个位的数据并行地从存储单元阵列MA中退出并将其输出到一对数据总线RTDB。读取放大器351将从I / O组合器50接收的简并数据的逻辑电平与预期值数据TADD9的逻辑电平进行比较。当放大器351的逻辑电平与期望值数据TADD9的逻辑电平一致时，读出放大器351判断为多个位的数据的写/读通常正常。版权所有（C）2004，JPO

9. 发明专利

JPS59107493A Eprom memory device with test circuit 失效
标题翻译：具有测试电路的EPROM存储器件
公开(公告)号：JPS59107493A
公开(公告)日：1984-06-21
申请号：JP21634682
申请日：1982-12-09
申请人： Ricoh Co Ltd
发明人： TAKADA AKIRA
IPC分类号： G11C29/00 , G11C29/34
CPC分类号： G11C29/34
摘要： PURPOSE: To shorten the test time for all memory cells by providing a test circuit which controls the address input of a decoder so as to select plural pieces of decoder outputs.
CONSTITUTION: A high level of voltage is applied to an input pad 10 in a test mode, and the signals supplied from inverters 12 and 11 among those input signals of OR gates 13 and 14 are set at high and low levels, respectively. While the signals delivered from a high voltage detecting circuit 15 and supplied to the other input terminal of the gate 13 and 14 respectively are set at high levels. Therefore address input signals Ai and Ai' to be supplied to an X decoder 2 are set at high levels. As a result, two word lines 3 are selected at a time by the decoder 2, and therefore the writing or reading is carried out to two memory cells at a time if a bit line is selected by a Y decoder 4. Thus the test time can be reduced down to 1/2.
COPYRIGHT: (C)1984,JPO&Japio
摘要翻译：目的：通过提供控制解码器的地址输入的测试电路来缩短所有存储单元的测试时间，以便选择多条解码器输出。构成：在测试模式下，对输入焊盘10施加高电平的电压，将或门13,14的输入信号中的反相器12和11提供的信号分别设定为高电平和低电平。当从高电压检测电路15传送并提供给门13和14的另一输入端的信号分别被设置为高电平时。因此，要提供给X解码器2的地址输入信号Ai和Ai'被设置为高电平。结果，解码器2一次选择两条字线3，因此如果Y解码器4选择位线，则一次对两个存储单元进行写入或读取。因此，测试时间可以减少到1/2。

10. 发明专利

JP2015076116A 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：JP2015076116A
公开(公告)日：2015-04-20
申请号：JP2014048673
申请日：2014-03-12
申请人：株式会社東芝
发明人：田端英之 , 塚本隆之
IPC分类号： G11C13/00
CPC分类号： G11C7/1042 , G11C29/34 , G11C13/0002 , G11C13/0007 , G11C13/0061 , G11C13/0069 , G11C2013/0085 , G11C2013/0088 , G11C2213/70 , G11C2213/71 , G11C29/028 , G11C29/52
摘要：【課題】本発明の実施形態は、データ書込み時の消費電流を抑制しバンド幅を向上させた不揮発性半導体記憶装置を提供することを目的とする。【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、データ書き込みの際、書き込みステップを繰り返し実行する制御部とを備え、前記データ書き込みの際に1回目に実行される前記書き込みステップを第1書き込みステップ、2回目以降に実行される前記書き込みステップを第2書き込みステップとし、同時に選択されるベイの数を同時選択ベイ数、一の前記ベイ内で同時に選択される前記メモリセルの数を同時選択ビット数とした場合、前記制御部は、前記第1書き込みステップと、前記第2書き込みステップとで、前記同時選択ビット数及び前記同時選択ベイ数の少なくとも一方を切り替えることを特徴とする。【選択図】図7
摘要翻译：要解决的问题：提供一种能够抑制写入数据时的电流消耗并提高带宽的非易失性半导体存储装置。解决方案：根据实施例的非易失性半导体存储装置包括：存储单元阵列，包括多个存储器细胞; 以及在写入数据时重复执行写入步骤的控制单元。如果假定在写入数据时首先执行的写入步骤是第一写入步骤，则执行第二写入步骤，然后执行第二写入步骤，同时选择的数据块数量是同时选择间隔的数量，并且在一个间隔中同时选择的存储器单元的数量是同时选择位的数量，所述控制单元在第一写入步骤和第一写入步骤之间至少改变同时选择位的数量或同时选择间隔的数量第二写步。

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