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1. 发明专利

JP5073464B2 Large multiplier for the programmable logic device 有权
公开(公告)号：JP5073464B2
公开(公告)日：2012-11-14
申请号：JP2007311579
申请日：2007-11-30
申请人：アルテラコーポレイションAltera Corporation
发明人：サーマリンガムクマラ , ラングハマーマーティン
IPC分类号： G06F7/523 , G06F7/00 , H03K19/173
CPC分类号： G06F7/52 , G06F7/5324

3. 发明专利

JP2005532601A Single Instruction Multiple Data (simd) product-sum operation (mac) units for instruction 有权
公开(公告)号：JP2005532601A
公开(公告)日：2005-10-27
申请号：JP2003535084
申请日：2002-10-03
申请人：インテル・コーポレーション
发明人：アンソニージェブソン , ステファンストラズダス , デリドン , ナイジャルペーバ , ユーユンリヤオ
IPC分类号： G06F17/10 , G06F7/52 , G06F7/53 , G06F7/533 , G06F7/544
CPC分类号： G06F7/5443 , G06F7/5318 , G06F7/5324 , G06F7/5338 , G06F2207/382 , G06F2207/3828 , G06F2207/3884
摘要：単一命令複数データ（ＳＩＭＤ）演算を行なうための密結合デュアル１６ビットの積和演算（ＭＡＣ）ユニットが、蓄積依存性ペナルティーを解決するためにパイプライン中の別の演算へ中間結果を転送し得る。ＭＡＣユニットが、３２ビット×３２ビットの演算を行なうために更に使用され得る。

4. 发明专利

JP3578502B2 How to perform a parallel data processing in a single processor 失效
公开(公告)号：JP3578502B2
公开(公告)日：2004-10-20
申请号：JP31267194
申请日：1994-11-22
申请人：ヒューレット・パッカード・カンパニーHewlett−Packard Company
发明人：ルビー・ベイ−ロー・リー
IPC分类号： G06F9/38 , G06F7/00 , G06F7/50 , G06F7/508 , G06F7/52 , G06F7/53 , G06F7/57 , G06F9/302
CPC分类号： G06F7/5324 , G06F7/483 , G06F7/508 , G06F9/30014 , G06F9/30036 , G06F2207/3828

5. 发明专利

JPS59194243A Multiplication processor 失效
标题翻译：多媒体处理器
公开(公告)号：JPS59194243A
公开(公告)日：1984-11-05
申请号：JP6890183
申请日：1983-04-18
申请人： Nippon Telegr & Teleph Corp
发明人： TAKAHASHI YUKIO , HAGIWARA NOBORU
IPC分类号： G06F7/533 , G06F7/508 , G06F7/52 , G06F7/53
CPC分类号： G06F7/5324
摘要： PURPOSE:To speed up 2N-bit multiplication only by adding slight hardware by providing a detecting means for all-1 and all-0 states of high-order N-bits of a multiplier and a multiplicand, and controlling the frequency of the N-bit multiplication according to its detection result. CONSTITUTION:Lines 2a and 2b, and 3a and 3b are both input data lines with N- bit width and a high-order and a low-order N-bit line of 2N bits. Detecting circuits 22a and 22b detect N-bit parts of the input data lines 3a and 2a are in the all-1 or all-0 state. A selecting circuit 29 selects the input data line 2a or 2b to supply its data to an input A of a multiplying circuit 5, and a selecting circuit 30 selects the input data line 3a or 3b to supply its data to an input B of the multiplying circuit. A control signal 31 has four states, and the selecting circuits 29 and 30 select input data XL or XH, and YL or YH according to the state of the control signal and the bit pattern of YL.
摘要翻译：目的：通过为乘法器和被乘数的高阶N位的全1和全0状态提供检测装置，通过增加轻微的硬件来加速2N位乘法，并且控制N- 根据其检测结果进行位乘法。构成：线2a和2b以及3a和3b都是具有N位宽的输入数据线和2N位的高阶和低位N位线。检测电路22a和22b检测输入数据线3a和2a的N位部分处于全1或全0状态。选择电路29选择输入数据线2a或2b将其数据提供给乘法电路5的输入端A，并且选择电路30选择输入数据线3a或3b以将其数据提供给乘法器B的输入电路。控制信号31具有四种状态，选择电路29和30根据控制信号的状态和YL的位模式来选择输入数据XL或XH，YL或YH。

6. 发明专利

JPS59149540A Division type multiplier 失效
标题翻译：分类型乘法器
公开(公告)号：JPS59149540A
公开(公告)日：1984-08-27
申请号：JP2214683
申请日：1983-02-15
申请人： Toshiba Corp
发明人： NISHIHARA EITAROU
IPC分类号： G06F7/53 , G06F7/508 , G06F7/52
CPC分类号： G06F7/5324 , G06F2207/3828
摘要： PURPOSE:To vary the processing accuracy in response to the effective accuracy of input data by dividing electrically plural adders into plural blocks and making independent operations possible among these divided blocks. CONSTITUTION:An input signal of b bits is supplied to X and Y inputs when a control input terminal 6 is set at a high level. Then the partial integrations produced from banks 7-10 are added as they are, and an arithmetic result of 46 bits is delivered to an output P. When the terminal 6 is set at a low level, the outputs of gates 11-1-11-4 are set at 0. Therefore, the output of the bank 8 is set at 0, and at the same time the outputs of gates 12-1-12-4 are simultaneously set at 0. Therefore the output of the bank 7 is not transmitted to the bank 9. As a result, partial integrations [XlXYh] and [XhXYl] are set at 0, and [XlXYh] are delivered independently to the output although said partial integrations are added as they are. In other words, two systems of parallel multipliers which deliver 8 bits with an input of (4X4) bits are actuated independently of each other.
摘要翻译：目的：通过将多个加法器分割成多个块并使这些分割块之间独立运行，可以响应于输入数据的有效精度来改变处理精度。构成：当控制输入端子6设置在高电平时，b位的输入信号被提供给X和Y输入。然后，将从存储体7-10产生的部分积分原样相加，并将46位的算术结果传送到输出端P.当端子6设定为低电平时，门11-1-11的输出 -4被设置为0.因此，存储体8的输出被设置为0，并且同时将门12-1-12-4的输出同时设置为0.因此，存储体7的输出为结果，部分积分[X1XYh]和[XhXY1]被设置为0，并且[XlXYh]被独立地输出到输出，尽管所述部分积分被原样地相加。换句话说，具有（4X4）位输入的8位并行乘法器的两个系统彼此独立地被致动。

7. 发明专利

JPS59116853A Apparatus for creating multiplication pipeline of arbitrary size 失效
标题翻译：用于创建仲裁大小的多路复用管道的设备
公开(公告)号：JPS59116853A
公开(公告)日：1984-07-05
申请号：JP23443783
申请日：1983-12-14
申请人： Sperry Rand Corp
发明人： JIYON RONARUDO SUKOMUBAAGU
IPC分类号： G06F7/38 , G06F7/499 , G06F7/508 , G06F7/52 , G06F7/527 , G06F11/10
CPC分类号： G06F7/5324 , G06F11/10 , G06F2207/3884

9. 发明专利

JP5564520B2 Digital signal processing circuit having a redundancy, and two-way data path 有权
公开(公告)号：JP5564520B2
公开(公告)日：2014-07-30
申请号：JP2011553068
申请日：2010-03-03
申请人：アルテラコーポレイションAltera Corporation
发明人：マーティンラングハマー， , イ−ウェンリン， , キオーンストレイカー，
IPC分类号： G06F7/00 , G06F7/523 , H01L21/82
CPC分类号： H03K5/1252 , G06F7/5324 , G06F2207/382 , H03K19/17732

10. 发明专利

JP2008117389A Reconfigurable simd vector processing system 有权
标题翻译：可重构SIMD矢量处理系统
公开(公告)号：JP2008117389A
公开(公告)日：2008-05-22
申请号：JP2007276990
申请日：2007-10-24
申请人： Intel Corp , インテル・コーポレーション
发明人： KAUL HIMANSHU , ANDERS MARK , MATHEW SANU , KRISHNAMURTHY RAM
IPC分类号： G06F7/00
CPC分类号： G06F7/5324 , G06F2207/3828
摘要： PROBLEM TO BE SOLVED: To provide a reconfigurable SIMD vector processing system. SOLUTION: The system may include M N-bit×N-bit multipliers to output M 2N-bit products in a redundant format; a compressor to receive the M 2N-bit products and to generate an MN-bit product in a redundant format based on the M 2N-bit products; and an adder block to receive the M 2N-bit products and the MN-bit product, to select one from the M 2N-bit products or the MN-bit product, and to resolve the selected one of the M 2N-bit products or the MN-bit product to a non-redundant format. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供可重新配置的SIMD向量处理系统。解决方案：系统可以包括M N位×N位乘法器，以冗余格式输出M 2N位产品; 压缩器，用于接收M 2N位产品并基于M 2N位产品以冗余格式生成MN位产品; 以及加法器块，用于接收M 2N位乘积和MN位乘积，以从M 2N位乘积或MN位乘积中选择一个，并且解析所选择的M 2N位乘积或 MN位产品为非冗余格式。版权所有（C）2008，JPO＆INPIT

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