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1. 发明专利

JP2015043582A 精密に調整可能な閾値を有する高速差動比較器回路有权
标题翻译：具有精确可调节阈值的高速差分比较器电路
公开(公告)号：JP2015043582A
公开(公告)日：2015-03-05
申请号：JP2014193348
申请日：2014-09-24
申请人：アルテラコーポレイションAltera Corporation , Altera Corp , アルテラコーポレイションAltera Corporation
发明人： WEIQI DING , PAN MINGDE
IPC分类号： H03K5/08
CPC分类号： H03K3/356139 , H03K5/08
摘要：【課題】高速差動比較器回路のための、基準差動電圧信号発生回路を提供する。【解決手段】差動基準電圧信号Vrefp、Vrefnは、高速差動比較器回路の閾値電圧を制御する。PMOSトランジスタ230のゲートに接続される出力を有する演算増幅器回路220は、基準信号の同相電圧Vcm_refが、差動高速シリアルデータ信号Vip、Vinの同相電圧Vcmを追跡するように動作する。【選択図】図6
摘要翻译：要解决的问题：为高速差分比较器电路提供参考差分电压信号产生电路。解决方案：差分参考电压信号Vrefp，Vrefn控制高速差分比较器电路的阈值电压。具有连接到PMOS晶体管230的栅极的输出的运算放大器电路220进行工作，使得参考信号的共模电压Vcm_ref跟踪差动高速串行数据信号Vip，Vin的共模电压Vcm。

2. 发明专利

JP2015008539A プログラマブル論理の特定用途向け集積回路等価物および関連の方法有权
标题翻译：具有可编程逻辑和相关方法的特殊集成电路等效应用
公开(公告)号：JP2015008539A
公开(公告)日：2015-01-15
申请号：JP2014208874
申请日：2014-10-10
申请人：アルテラコーポレイションAltera Corporation , Altera Corp , アルテラコーポレイションAltera Corporation
发明人： CHUA KAR KENG , CHEUNG SAMMY , PHOON HEE KONG , TAN KIM PIN , GOAY WEI LIAN
IPC分类号： H03K19/173 , H03K19/177
CPC分类号： H03K19/177 , H03K19/1737
摘要：【課題】FPGAのASIC等価物をより効率的、経済的に提供すること。【解決手段】FPGAのASIC等価物の提供は、複数のいわゆるハイブリッド論理素子(HLE)を含むASICアーキテクチャを使用することによって、促進され、より効率的、経済的に実行される。各HLEは、FPGA論理素子(LE)の完全機能の一部を提供可能である。ユーザの論理設計を実装する各FPGA LEの機能は、ユーザの論理を再合成することなく単一または複数のHLEへとマッピング可能である。必要な数のHLEだけが、各LEの関数を実行するために使用される。LE間および(1)単一のHLEまたは(2)HLE群間の1対1の等価性によって、FPGA設計とASIC設計との間のいずれの方向においてもマッピングが(再合成することなく)促進される。【選択図】図3
摘要翻译：要解决的问题：更高效和经济地提供ASIC等效的FPGA。解决方案：通过使用包括多个所谓的混合逻辑元件（HLE）的ASIC架构，提供FPGA等效的FPGA，使其更加高效和经济），其中每一个可以提供FPGA逻辑元件（LE）的全部功能的一部分。实现用户逻辑设计的每个FPGA LE的功能可以映射到一个或多个HLE，而无需用户逻辑的合成。只有使用必要的HLE才能执行每个LE的功能。每个LE和（1）一个HLE或（2）一组HLE之间的一对一等效有助于在FPGA和ASIC设计之间的任何方向上的映射（无需再合成）。

3. 发明专利

JP2017091577A 時間分割多重化された多重ポートメモリ有权
公开(公告)号：JP2017091577A
公开(公告)日：2017-05-25
申请号：JP2017018597
申请日：2017-02-03
申请人：アルテラコーポレイションAltera Corporation , Altera Corp , アルテラコーポレイションAltera Corporation
发明人： LEWIS DAVID
IPC分类号： G06F12/00 , G11C11/413
CPC分类号： G06F1/04 , G06F1/12 , G11C7/1075
摘要：【課題】第1のポートと第2のポートとを有するデュアルポートメモリを動作させる方法を提供すること。【解決手段】上記方法は、第1のポートにおいて、第1のメモリアクセス要求と、関連付けられた第1のクロック信号とを受信することと、第2のポートにおいて、第2のメモリアクセス要求と、関連付けられた第2のクロック信号とを受信することと、制御回路を用いて第2のクロック信号の立ち上りクロックエッジを検出することに応答して、第3のクロック信号を生成し、かつ第2のメモリアクセス要求にサービスを提供することと、第2のメモリアクセス要求がサービスを提供されている間に、第3のクロック信号を用いて第1のメモリアクセス要求をサンプリングすることとを含む。デュアルポートメモリは、単一ポートメモリ要素のアレイを含む。【選択図】図4

5. 发明专利

JP2015043229A プログラム可能高速入出力インターフェース有权
公开(公告)号：JP2015043229A
公开(公告)日：2015-03-05
申请号：JP2014216921
申请日：2014-10-24
申请人：アルテラコーポレイションAltera Corporation , Altera Corp , アルテラコーポレイションAltera Corporation
发明人： WANG BONNIE I , SUNG CHIAKANG , HUANG JOSEPH , NGUYEN KHAI , PAN PHILIP
IPC分类号： G06F3/00 , G06F13/38 , H03K19/0175 , H03K19/173 , H03K19/177
CPC分类号： H03K19/17744 , H03K19/0175 , H03K19/017509 , H03K19/017581 , H03K19/1774 , H03K19/17788
摘要：【課題】高速と低速の両方で柔軟な入出力を実現する方法および装置を提供すること。【解決手段】高速入力、高速出力、中低速の入力、中低速の出力を有する入出力構造が提供される。入力回路と出力回路の一方が選択され、もう一方が選択解除される。高速入出力回路は、例えば制御ライン入力に対してクリア信号のみを有して比較的単純であり、集積回路のコア内部の低速回路構成にインターフェースすることができる。中低速入力および出力回路は、例えば制御ライン入力としてプリセット、イネーブルおよびクリアを有してより柔軟であり、JTAGバウンダリ・テストを支援することができる。これらの並列の高速回路および低速回路はユーザによって選択可能であり、したがって、アプリケーションの要件によって、入出力構造は速度と機能の間で最適化される。【選択図】図5

6. 发明专利

JP2014200106A プログラマブルロジック集積回路デバイスの相互接続ならびに入力／出力リソース有权
标题翻译：用于可编程逻辑集成电路设备的互连和输入/输出资源
公开(公告)号：JP2014200106A
公开(公告)日：2014-10-23
申请号：JP2014131068
申请日：2014-06-26
申请人：アルテラコーポレイションAltera Corporation , Altera Corp , アルテラコーポレイションAltera Corporation
发明人： NGAI TONY , BRUCE PEDERSON , SERGEY SCHUMARAVE , SCHLEICHER JAMES , HUANG WEI-JEN , HUTTON MICHAEL , MARURI VICTOR , PATEL RAKESH , KAZARIAN PETER J , ANDREW LIEBER , MENDEL DAVID W , JIM PARK
IPC分类号： H03K19/177 , H03K19/173
CPC分类号： H03K19/17736 , H03K19/1737 , H03K19/17728 , H03K19/17744
摘要：【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。【解決手段】プログラマブルロジック集積回路(10)は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域(20)を有する。領域から領域へおよび/または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース(例えば、相互接続コンダクタ等)が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する2つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分(200a,210a,230a)はノーマル速度と呼ばれるものであり、少ないほうの部分(200b,210b,230b)は大幅に高速な信号速度を有する。【選択図】図2
摘要翻译：要解决的问题：提供应用于可编程逻辑器件的互连资源，以加速可编程逻辑阵列集成电路器件的工作速度。解决方案：可编程逻辑集成电路（10）具有多个可编程逻辑区域（20）位于所述多个区域中相交的行和列的阵列中的设备。提供互连资源（例如，互连导体等）以形成区域到区域和/或区域之间的可编程互连。这些互连资源中的至少一些被配置为具有架构上相似但显着不同的信号传输速度特性的两种形式。例如，双形式互连资源的主要或较大部分（200a，210a，230a）具有所谓的正常速度，较小部分（200b，210b，230b）具有明显更快的信号速度。

8. 发明专利

JP5627691B2 準安定性強化格納回路のための装置および関連する方法有权
标题翻译：设备和相关联的方法用于增强亚稳态存储电路
公开(公告)号：JP5627691B2
公开(公告)日：2014-11-19
申请号：JP2012531116
申请日：2010-09-28
申请人：アルテラコーポレイションAltera Corporation , アルテラコーポレイションAltera Corporation
发明人：ブルースペダーソン， , ブルースペダーソン， , シバラマンチョッカリンガム， , シバラマンチョッカリンガム，
IPC分类号： H03K3/037 , H03K3/356 , H03K19/20
CPC分类号： H03K3/0375 , H03K3/356121 , H03K3/356139

9. 发明专利

JP2015043230A プログラム可能高速入出力インターフェース审中-公开
标题翻译：可编程高速输入/输出接口
公开(公告)号：JP2015043230A
公开(公告)日：2015-03-05
申请号：JP2014216922
申请日：2014-10-24
申请人：アルテラコーポレイションAltera Corporation , Altera Corp , アルテラコーポレイションAltera Corporation
发明人： WANG BONNIE I , SUNG CHIAKANG , HUANG JOSEPH , NGUYEN KHAI , PAN PHILIP
IPC分类号： G06F3/00 , G06F13/38 , H03K19/0175 , H03K19/173 , H03K19/177
CPC分类号： H03K19/17744 , H03K19/0175 , H03K19/017509 , H03K19/017581 , H03K19/1774 , H03K19/17788
摘要：【課題】高速と低速の両方で柔軟な入出力を実現する方法および装置を提供すること。【解決手段】高速入力、高速出力、中低速の入力、中低速の出力を有する入出力構造が提供される。入力回路と出力回路の一方が選択され、もう一方が選択解除される。高速入出力回路は、例えば制御ライン入力に対してクリア信号のみを有して比較的単純であり、集積回路のコア内部の低速回路構成にインターフェースすることができる。中低速入力および出力回路は、例えば制御ライン入力としてプリセット、イネーブルおよびクリアを有してより柔軟であり、JTAGバウンダリ・テストを支援することができる。これらの並列の高速回路および低速回路はユーザによって選択可能であり、したがって、アプリケーションの要件によって、入出力構造は速度と機能の間で最適化される。【選択図】図5
摘要翻译：要解决的问题：提供一种在高速和低速下获得灵活的输入/输出的方法和装置。解决方案：具有高速输入，高速输出，中等和低速的输入/输出结构提供速度输入和中低速输出。选择输入电路和输出电路中的一个，并且选择性地释放其中之一。高速输入/输出电路相对简单，仅仅具有例如与控制线输入相关的清晰信号，并且可以将集成电路核心的内部的低速电路结构接口。例如，中低速输入和输出电路更具灵活性，具有预置，使能和清除等功能，可以支持JTAG边界测试。并行高速和低速电路是用户可选择的，因此，输入/输出结构根据应用的要求在速度和功能之间进行了优化。

10. 发明专利

JP2015029328A 精密に調整可能な閾値を有する高速差動比較器回路审中-公开
标题翻译：具有精确可调节阈值的高速差分比较器电路
公开(公告)号：JP2015029328A
公开(公告)日：2015-02-12
申请号：JP2014193349
申请日：2014-09-24
申请人：アルテラコーポレイションAltera Corporation , Altera Corp , アルテラコーポレイションAltera Corporation
发明人： WEIQI DING , PAN MINGDE
IPC分类号： H03K5/08
CPC分类号： H03K3/356139 , H03K5/08
摘要：【課題】精密に調整可能な閾値を有する高速差動比較器回路を提供すること。【解決手段】高速差動比較器回路は、正確に調節可能な閾値電圧が提供される。差動基準電圧信号は、比較器の閾値電圧を制御するように提供される。基準信号の同相電圧は、好ましくは、比較器回路によって処理されている差動高速シリアルデータ信号の同相電圧を追跡する。本開示のある可能性として考えられる側面によると、高速差動比較器回路は、余剰差動トランジスタ対を回路に追加することによって、可変閾値電圧が与えられる。比較器閾値の差動電圧は、追加された基準発生回路によって、正確に制御されてもよい。また、基準電圧の同相は、入力信号のものと同一に維持され、変動を最小限にしてもよい。【選択図】図5
摘要翻译：要解决的问题：提供具有精确可调阈值的高速差分比较器电路。解决方案：高速差分比较电路具有精确可调的阈值电压。提供差分参考电压信号来控制比较器的阈值电压。参考信号的共模电压优选地跟踪由比较器电路正在处理的差分高速串行数据信号的共模电压。根据本公开的某些可能的方面，通过向电路添加额外的差分晶体管对，向高速差分比较器电路提供可变阈值电压。比较器阈值的差分电压可以通过附加的参考生成电路精确地控制。此外，可以将参考电压的共模保持为与输入信号的共模以使变化最小化。

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